利用C語(yǔ)言對FPGA計算解決方案進(jìn)行編程方法介紹

3 對環(huán)境的仿真

再下一步是建立仿真環(huán)境，并在其中測試和優(yōu)化硬件代碼。仿真環(huán)境提供了完整的bit-true/cycle-true仿真，并對FPGA的實(shí)現進(jìn)行可靠的模擬。利用設計輸出與C軟件仿真輸出的比較來(lái)測試精度，同樣也可得到FPGA處理器上真實(shí)運行速度的報告。通常，進(jìn)行結構塊仿真有助于找到設計中的問(wèn)題，因為這些塊在重組后可以確定總體的運行效果?？稍诜抡孢^(guò)程中做進(jìn)一步的調整，如利用流水線(xiàn)在每個(gè)時(shí)鐘周期內進(jìn)行單輸入單輸出的測試，或將處理過(guò)程細分到更多的并行數據流中直到FPGA的資源利用率達到100%。此外，在硬件編譯時(shí)也能發(fā)現算法的最慢點(diǎn)并對其優(yōu)化，在FPGA甚至板子之間分割算法還可以獲得額外的速度。利用軟件，進(jìn)一步調整可獲得更好的性能。然而，精確調整帶來(lái)的性能增益卻會(huì )下降。通過(guò)簡(jiǎn)單的增加FPGA非常具有成本效益。并不需要使設計完美化，因為基于這些結果的設計可以在任何時(shí)候進(jìn)行快速的仿真和優(yōu)化。一旦仿真完成，就可以將設計編譯到硬件里并激活數據流管理(DSM)，以便將數據流送到FPGA處理器板而不是仿真器中。

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