基于CPLD的PLC背板總線(xiàn)協(xié)議接口芯片的設計

用Verilog HDL 語(yǔ)言實(shí)現的發(fā)送和接收FIFO控制器的實(shí)例代碼如下：

3.3 協(xié)議芯片綜合

Verilog HDL 程序通過(guò)Lattice 公司的CPLD 開(kāi)發(fā)軟件ispLEVER 7.0 進(jìn)行編譯、綜合，多次嘗試后最終選擇了Lattice 公司MachXO 系列CPLD 中的MachXO2280 芯片， 綜合后的主機協(xié)議芯片占用CPLD 資源的60%左右， 從機協(xié)議芯片占用CPLD資源的45%左右，FIFO 控制器充分利用了MachXO2280芯片內部的嵌入式RAM 塊， 同時(shí)利用了鎖相環(huán)實(shí)現高頻率的時(shí)鐘工作。最后通過(guò)LSC ispVM(R)System 燒寫(xiě)軟件經(jīng)JTAG 口下載到CPLD 芯片中進(jìn)行協(xié)議芯片功能驗證測試。

4 結語(yǔ)

本文設計的背板總線(xiàn)協(xié)議芯片在背板串行總線(xiàn)時(shí)鐘頻率為25MHz、信號電平為L(cháng)VTTL,底板引線(xiàn)長(cháng)度為40cm,1 臺主機連接3 臺擴展模塊的情況下工作穩定并通過(guò)了群脈沖試驗，驗證了這一組協(xié)議芯片的設計是成功的。由于該組協(xié)議芯片是針對PLC 的周期性和非周期性數據傳送專(zhuān)門(mén)設計的，硬件實(shí)現的協(xié)議幀控制器支持高速率通信、支持數據幀檢驗功能，避免了數據傳送的錯誤，大大降低了外圍單片機的軟件開(kāi)銷(xiāo)，增強了可靠性，是一組非常適合用于PLC 背板總線(xiàn)或者需要多模塊協(xié)同工作的背板總線(xiàn)系統協(xié)議芯片。