基于CPLD的PLC背板總線(xiàn)協(xié)議接口芯片的設計

主機和從機協(xié)議芯片的內部結構框圖相同，如圖3 所示。

協(xié)議芯片內部有狀態(tài)機控制器、幀控制器、移位寄存器、接收/發(fā)送FIFO 和讀寫(xiě)緩存。單片機發(fā)送的周期性、非周期性數據幀，首先都寫(xiě)到寫(xiě)緩存，在發(fā)送FIFO 中進(jìn)行排隊發(fā)送，在SPI 時(shí)鐘SCLK 的驅動(dòng)下數據幀被轉換為串行數據發(fā)送到背板總線(xiàn);在SPI 時(shí)鐘的作用下， 接收來(lái)自背板總線(xiàn)上的串行數據;在狀態(tài)機和幀控制器的協(xié)調下，接收FIFO 中的有效數據幀被提取并放進(jìn)讀緩存區，等待單片機來(lái)讀取，如果是非周期性數據則發(fā)中斷信號通知單片機來(lái)取數據。讀緩存中的周期性數據是可以覆蓋的，新接收到的周期性數據直接覆蓋舊的周期性數據，而非周期性數據是單獨存放的，不能覆蓋，由單片機讀取并清除。

圖3 協(xié)議芯片內部結構框圖

協(xié)議芯片使得外接的單片機可以在空閑的情況下訪(fǎng)問(wèn)讀緩存和寫(xiě)緩存，單片機不必頻繁地通過(guò)中斷技術(shù)處理周期性數據，也使得PLC 主機可以無(wú)等待地訪(fǎng)問(wèn)從機的周期性數據。

3 基于CPLD 的協(xié)議芯片實(shí)現

3.1 CPLD 芯片選型。

本設計選用lattice 公司的MachXO 系列芯片，該系列CPLD 集成了部分FPGA 的功能， 除了內置豐富的LUT 資源以外，還有大量分布式的SRAM 位和嵌入式的專(zhuān)用于FIFO 設計的SRAM 塊， 并有模擬鎖相環(huán)(PLL)支持時(shí)鐘信號的倍頻、分頻等，I/O引腳可配置成1.2/1.5/1.8/3.3V 電平兼容。