利用Xilinx FPGA和存儲器接口生成器簡(jiǎn)化存儲器接口

表1 列出了 Virtex-5 LX 器件和滿(mǎn)足 600 Mb/s 數據速率下的 SSO 需求的最大數據總線(xiàn)寬度。

設計大容量或密集型存儲器系統的另一個(gè)挑戰是容量負載。高性能存儲器系統可能需要由地址和命令信號共用的一條總線(xiàn)驅動(dòng)的多存儲器器件。大容量無(wú)緩沖 DIMM 接口就是一個(gè)例子。如果每個(gè)單列 DIMM 擁有 18 個(gè)組件，那么包含兩個(gè) 72 位無(wú)緩沖DIMM 的接口可以在地址和命令總線(xiàn)上擁有多達 36 個(gè)接收器。由 JEDEC 標準推薦，并在通用系統中常見(jiàn)的最大負載是兩個(gè)無(wú)緩沖 DIMM?？偩€(xiàn)上所產(chǎn)生的容量負載會(huì )極其龐大，導致信號邊沿上升和下降需要多于一個(gè)時(shí)鐘周期，從而使存儲器器件的建立和保持出錯。圖12 所示為 IBIS 仿真所提供的眼圖，使用的是不同配置：一個(gè)寄存

DIMM、一個(gè)無(wú)緩沖 DIMM 和兩個(gè)單列無(wú)緩沖 DIMM。容量負載的范圍從使用寄存DIMM 時(shí)的 2 個(gè)接收器到使用無(wú)緩沖 DIMM 時(shí)的 36 個(gè)接收器不等。

這些眼圖清楚地顯示了地址總線(xiàn)的容量負載效果;寄存 DIMM 提供地址和命令總線(xiàn)上一個(gè)打得很開(kāi)的有效窗口。一個(gè) DIMM 的眼張開(kāi)度在 267 MHz 下仍然不錯。然而，當負載為 32 時(shí)，地址和命令信號有效窗口便大為縮小，而傳統的實(shí)現方法已不足以可靠地與兩個(gè)無(wú)緩沖 DIMM 接口。

這個(gè)簡(jiǎn)單的測試示例說(shuō)明負載會(huì )導致邊沿明顯變慢的同時(shí)，眼圖在更高的頻率下閉上。對于總線(xiàn)負載不可減少的系統，降低操作的時(shí)鐘頻率不失為使信號完整性維持在可接受水平上的一種方法。然而，還有其他方法可以在不降低時(shí)鐘頻率的情況下解決容量負載問(wèn)題： 在可以往接口添加一個(gè)時(shí)鐘周期的延遲的應用中，使用寄存 DIMM 可以是不錯的選擇。這些 DIMM 使用一個(gè)寄存器來(lái)緩沖地址和命令一類(lèi)信號，從而降低容量負載。 使用基于在地址和命令信號上采用兩個(gè)時(shí)鐘周期(稱(chēng)為 2T 時(shí)序)的設計技術(shù)，地址和命令信號可以用系統時(shí)鐘頻率的一半發(fā)送?？刂坪么鎯ζ飨到y的成本和達到要求的性能一樣，也是一個(gè)很大的挑戰。降低電路板設計的復雜性并減少材料費用的一個(gè)方法是使用片上終端而不是電路板上的電阻器。Virtex-4 和 Virtex-5 系列 FPGA 提供一種稱(chēng)為“數控阻抗 (DCI)”的功能，在設計中實(shí)現該功能可減少電路板上的電阻器數量。MIG 工具有一個(gè)內置選項，允許設計人員在實(shí)現存儲器接口設計時(shí)包含針對地址、控制或數據總線(xiàn)的上述功能。此時(shí)要考慮的一個(gè)權衡因素是當終端在片上實(shí)現時(shí)，片上與片外功耗孰優(yōu)孰劣。

存儲器接口的開(kāi)發(fā)板

對參考設計進(jìn)行硬件驗證是確保解決方案嚴密可靠的重要最終步驟。Xilinx 已經(jīng)驗證了Spartan-3 系列、Virtex-4 和 Virtex-5 FPGA 的存儲器接口設計。表2 所示為對于每一個(gè)開(kāi)發(fā)板，所支持的存儲器接口。

開(kāi)發(fā)電路板的范圍涵蓋從低成本 Spartan-3 系列 FPGA 實(shí)現到 Virtex-4 和 Virtex-5FPGA 系列器件所提供的高性能解決方案。

結論

有了合適的 FPGA、軟件工具和開(kāi)發(fā)電路板這樣的利器，使用 667 Mb/s DDR2SDRAM 進(jìn)行存儲器接口控制器設計便成為一個(gè)既快速又流暢的過(guò)程，無(wú)論是低成本應用還是高性能設計，都可以得心應手地完成。