利用Xilinx FPGA和存儲器接口生成器簡(jiǎn)化存儲器接口

正如 Spartan-3 系列 FPGA 中所實(shí)現的那樣，使用讀數據 DQS 可以把讀數據采集到可配置邏輯塊 (CLB) 中，但是使用 LUT 把 DQS 或時(shí)鐘與數據有效窗口中心對齊時(shí)，所用的延遲 tap 卻很粗糙。CLB 中實(shí)現的延遲 tap 具有大約幾百微微秒 (ps) 的分辨率，然而，對于超過(guò) 400 Mb/s 的數據速率的讀取采集時(shí)序，所需的分辨率要比基于CLB 的 tap 高一個(gè)數量級。Virtex-4 和 Virtex-5 FPGA 采用 I/O 模塊中的專(zhuān)用延遲和時(shí)鐘資源(稱(chēng)為 ChipSync? 技術(shù))來(lái)解決這一難題。內置到每個(gè) I/O 中的 ChipSync模塊都含有一串延遲單元(tap 延遲)，在 Virtex-4 中稱(chēng)為 IDELAY，而在 Virtex-5FPGA 中稱(chēng)為 IODELAY，其分辨率為 75 ps (見(jiàn)圖6)。

此實(shí)現的架構基于幾個(gè)構建模塊。用戶(hù)界面負責把存儲器控制器和物理層接口橋接到其余 FPGA 設計，它使用 FIFO 架構(圖7)。FIFO 有三套：命令/ 地址 FIFO、寫(xiě)FIFO、讀 FIFO。這些 FIFO 保存著(zhù)命令、地址、寫(xiě)數據和讀數據。主要的控制器模塊控制讀、寫(xiě)和刷新操作。其他兩個(gè)邏輯模塊執行讀操作的時(shí)鐘-數據中心對齊：初始化控制器和校準邏輯。

用于地址、控制和數據的物理層接口在 I/O 模塊 (IOB) 中實(shí)現。讀數據在鎖存器的第二級(也是 IOB 的一部分)重新采集。

Virtex-4 和 Virtex-5 FPGA 存儲器接口參考設計支持兩種讀數據采集技術(shù)。Virtex-4FPGA 支持的直接時(shí)鐘技術(shù)延遲了讀數據，因而使用 IOB 的輸入 DDR 觸發(fā)器中的系統時(shí)鐘可直接寄存讀數據。為將 FPGA 時(shí)鐘對齊到最佳狀態(tài)，對每個(gè)讀數據位都會(huì )單獨進(jìn)行校驗。這種技術(shù)為高達 240 MHz 的時(shí)鐘速率提供了足夠的性能。

第二種技術(shù)稱(chēng)為基于 DQS 的技術(shù)。此技術(shù)用于更高的時(shí)鐘速率，Virtex-4 和 Virtex-5FPGA 二者都支持此技術(shù)。它使用存儲器 DQS 來(lái)采集相應的讀數據，數據被此 DQS

的延遲信號(通過(guò)一個(gè)局部 I/O 時(shí)鐘緩沖器 (BUFIO) 分配)寄存。此數據然后在觸發(fā)

器的第二級與系統的時(shí)鐘域同步。IOB 中的輸入串行器/ 解串器功能用于讀數據采集;第一對觸發(fā)器把數據從延遲的 DQS 域中傳輸到系統的時(shí)鐘域(圖8)。

兩種技術(shù)都涉及到 tap 延遲 (IDELAY) 單元的應用, 在由校驗邏輯實(shí)現的校驗程序中，這些延遲單元會(huì )有所變化。在系統初始化期間，會(huì )執行此校準程序以設置 DQS、數據和系統時(shí)鐘之間的最佳相位。這樣做的目的是使時(shí)序余量最大化。校準會(huì )消除任何由過(guò)程相關(guān)的延遲所導致的不確定性，從而補償對于任何一塊電路板都不變的那些通路延遲成分。這些成分包括 PCB 跡線(xiàn)延遲、封裝延遲和過(guò)程相關(guān)的傳播延遲成分(存儲器和 FPGA 中都有)，以及 FPGA I/O 模塊中采集觸發(fā)器的建立/ 保持時(shí)間。有的延遲是由系統初始化階段的過(guò)程、電壓和溫度所決定的，校準即負責解決這些延遲的變動(dòng)。

在校準過(guò)程中會(huì )增加 DQS 和數據的延遲 tap 以執行邊沿檢測，檢測方式是通過(guò)連續從存儲器中讀回數據并對預編寫(xiě)培訓模式或存儲器 DQS 本身進(jìn)行采樣，直到確定數據選通脈沖 (DQS) 的前沿或前后兩沿。之后數據或 DQS 的 tap 數被設定，以提供最大的時(shí)序余量。對“基于 DQS”的采集而言，DQS 和數據可以有不同的 tap 延遲值，因為

同步實(shí)質(zhì)上分為兩個(gè)階段：一個(gè)先在 DQS 域中采集數據，另一個(gè)把此數據傳輸到系統時(shí)鐘域。

在更高的時(shí)鐘頻率下，“基于 DQS ”的采集方法就變得十分必要，其二階段方法能提供更好的采集時(shí)序余量，因為 DDR 時(shí)序的不確定性主要限于 IOB 中觸發(fā)器的第一級。此外，因為使用 DQS 來(lái)寄存數據，與時(shí)鐘-數據 (Tac) 變化相比較， DQS -數據變化的時(shí)序不確定性要小一些。例如，對于 DDR2 而言，這些不確定性就是由器件的tDQSQ 和 tQHS 參數給出的。

正如 Spartan-3 系列 FPGA 中所實(shí)現的那樣，Virtex-4 和 Virtex-5 FPGA 的寫(xiě)時(shí)序由DCM 所支持，此 DCM 生成系統時(shí)鐘的兩相輸出。存儲器的 DQS 由一個(gè)輸出 DDR 寄存器來(lái)輸出，這個(gè) DDR 寄存器由系統時(shí)鐘的同相時(shí)鐘驅動(dòng)。寫(xiě)數據則由超前系統時(shí)鐘90° 的一個(gè) DCM 時(shí)鐘輸出進(jìn)行時(shí)鐘控制。這種技術(shù)確保了在 FPGA 的輸出部分，DQS 與寫(xiě)操作的數據中心對齊。

此設計的其他方面包括整體控制器狀態(tài)機的邏輯生成和用戶(hù)接口。為了使設計人員更容易完成整個(gè)設計，Xilinx 開(kāi)發(fā)了存儲器接口生成器 (MIG) 工具。