AES加密算法的高速低功耗ASIC設計

4 CMOS功耗

對于一個(gè)CMOS邏輯門(mén)，其功耗主要由靜態(tài)功耗和動(dòng)態(tài)功耗兩部分組成。靜態(tài)功耗是指門(mén)處于非活動(dòng)狀態(tài)時(shí)的功耗，大部分是由擴散層到襯底，源極到漏極存在的反偏二極管造成的泄露電流產(chǎn)生的。一般來(lái)說(shuō)，泄漏電流功耗在總功耗中所占的比重不到1%。動(dòng)態(tài)功耗是門(mén)處于活動(dòng)狀態(tài)下產(chǎn)生的，它又包含兩部分：開(kāi)關(guān)功耗和內部功耗。內部功耗包括對門(mén)內部的寄生電容充放電的翻轉電流功耗，以及PMOS管和NMOS管瞬間同時(shí)導通所形成的短路電流功耗。對于信號上升(下降)快的電路，短路電流功耗很小，但對信號上升(下降)較慢的電路，短路電流功耗可能要占總功耗的30%以上。開(kāi)關(guān)功耗是對輸出端負載電容充放電的翻轉電流引起的。

5 低功耗設計

該實(shí)現方案中主要采用了以下兩種低功耗設計方法。

1) 動(dòng)態(tài)功耗管理

動(dòng)態(tài)功耗管理是一種系統級低功耗設計方法，降低功耗的主要思路是根據芯片工作狀態(tài)改變功耗管理模式，從而在保證性能的基礎上降低功耗。在不同模式下，時(shí)鐘的頻率可以進(jìn)行調整，一些空閑模塊甚至整個(gè)芯片的時(shí)鐘也可能會(huì )被停止。還可以通過(guò)調整芯片的電壓，進(jìn)一步降低功耗。由于工作庫的限制，本文沒(méi)有對動(dòng)態(tài)電壓管理作進(jìn)一步的研究。

本文采用動(dòng)態(tài)功耗管理，分為normal和idle兩種功耗模式。有開(kāi)始(START)信號時(shí)，芯片由idle模式進(jìn)入normal模式，開(kāi)始對明文分組加密。經(jīng)過(guò)初始密鑰加法和10次輪變換，輸出密文分組，并產(chǎn)生結束(STOP)信號，使芯片返回idle模式。因此設計了一個(gè)鑒相器產(chǎn)生idle模式的控制信號(EN)。電路由與非門(mén)和基本RS觸發(fā)器組成(圖1)，對輸入信號(開(kāi)始和結束)的上升沿感應，由D觸發(fā)器輸出EN。具有結構簡(jiǎn)單的特點(diǎn)，并對噪聲的影響有很好的抑制作用，并能有效地去除毛刺。

2) 時(shí)鐘門(mén)控

EN有關(guān)閉和打開(kāi)ASIC內部模塊的作用，但這樣不是最佳的，因為EN只是關(guān)閉了內部模塊的功能操作，而并沒(méi)有把模塊內的時(shí)鐘網(wǎng)絡(luò )關(guān)閉，也就是說(shuō)時(shí)鐘網(wǎng)絡(luò )依然處于激活狀態(tài)，而時(shí)鐘網(wǎng)絡(luò )造成的功耗占總功耗的很大部分，只有關(guān)閉時(shí)鐘網(wǎng)絡(luò )才能同時(shí)達到關(guān)閉模塊功能和降低功耗的目的。

采用時(shí)鐘門(mén)控技術(shù)可以達到關(guān)閉時(shí)鐘網(wǎng)絡(luò )的目的。以圖2(a)中所示電路為例，仿真生成的波形如圖2(b)所示?？梢钥吹街挥性贓N信號為1和時(shí)鐘信號CLK上跳同時(shí)發(fā)生，ENCLK才會(huì )從0變?yōu)?，激活時(shí)鐘網(wǎng)絡(luò )。在其他時(shí)刻，時(shí)鐘網(wǎng)絡(luò )是關(guān)閉的。插入的時(shí)鐘門(mén)控單元不僅能通過(guò)關(guān)閉時(shí)鐘網(wǎng)絡(luò )而明顯的降低功耗外，還有其他幾個(gè)重要的功能：

① D觸發(fā)器的時(shí)鐘輸入端口對毛刺敏感，門(mén)控單元能有效地濾除信號EN的毛刺，從而確保進(jìn)入D觸發(fā)器時(shí)鐘端口的ENCLK信號不會(huì )出現毛刺，避免因競爭而導致觸發(fā)器發(fā)生錯誤的狀態(tài)變化。

② 鎖存器的插入增加了ENL信號的延時(shí)。

③ 對于n位寄存器組，n條反饋連線(xiàn)和n個(gè)多路選擇器被一個(gè)門(mén)控單元所取代，不僅帶來(lái)面

積上的節省，降低后端布線(xiàn)的擁塞，同時(shí)又進(jìn)一步降低了功耗。

6 實(shí)現方案

該實(shí)現方案采用Synopsys公司的芯片設計流程和VeriSilicon公司0.18μm CMOS工藝。首先根據設計規范，使用Verilog硬件描述語(yǔ)言編寫(xiě)可綜合的RTL代碼，并對RTL代碼進(jìn)行仿真。然后對RTL代碼進(jìn)行綜合。綜合后生成的門(mén)級網(wǎng)表和RTL代碼進(jìn)行等效性檢驗并做靜態(tài)時(shí)序分析。接著(zhù)進(jìn)行版圖設計，先是根據各邏輯單元間的時(shí)序采用時(shí)序驅動(dòng)布局策略來(lái)做物理布局和全局布線(xiàn)，之后在設計中插入時(shí)鐘樹(shù)。然后進(jìn)行詳細布線(xiàn)，并從詳細布線(xiàn)后的版圖中提取出真實(shí)的時(shí)延值并將其反標給網(wǎng)表，再作等效性檢驗、靜態(tài)時(shí)序分析和仿真驗證保證滿(mǎn)足時(shí)序約束。最后對版圖做設計規則檢查。

7 結論

本文針對AES的ASIC實(shí)現，使用改進(jìn)算法和低功耗設計方法，實(shí)現了高速低功耗的AES ASIC設計，其基本思想是：采用T盒算法，只要通過(guò)4次表查詢(xún)和4次異或運算，就能快速地得到一次輪操作中一列的運算結果，同時(shí)在滿(mǎn)足時(shí)序約束的前提下，通過(guò)動(dòng)態(tài)功耗管理和時(shí)鐘門(mén)控等方法，根據芯片的工作狀態(tài)關(guān)閉模塊的功能操作并關(guān)閉時(shí)鐘網(wǎng)絡(luò )，達到了降低功耗的目的。從表1可以清晰地看出，采用T盒算法后，設計的數據吞吐率提高了13.8%，同時(shí)采用功耗優(yōu)化方案后，normal模式下功耗下降了10.7%，在idle模式時(shí)更低。該實(shí)現方案適用于ECB，CBC等運行模式。