針對FPGA內缺陷成團的電路可靠性設計研究

缺陷成團時(shí)芯片內備份電路的優(yōu)化布局原則

每種冗余容錯方式，在FPGA的矩形(含正方形) 芯片內實(shí)現時(shí)，可以選擇不同的布局方案。應用本章提出的策略，針對常用的幾種冗余容錯方式，從可靠性角度提出了最佳的一個(gè)布局方案。

圖5(a)是單模塊單備份容錯形式。按圖5(b)所示，將主、備份電路沿芯片對角線(xiàn)布置，可以獲得最低的失效率。切換電路布置在與主、備份電路距離相同的位置上，保證切換電路的兩路輸入信號時(shí)延基本相同。主、備份電路的輸入分別從就近的芯片引腳輸入，避免占用內部大量的互連資源。兩引腳再通過(guò)PCB板上的印制線(xiàn)相連。

圖5 　單模塊單備份容錯形式布局

布局、時(shí)延與資源利用率

依據本章提出的策略進(jìn)行布局，冗余容錯模塊之間存在較大的空間，在這空間里可以布置其他功能電路。但是冗余容錯模塊之間的長(cháng)距離信號連接需要消耗FPGA內有限的連線(xiàn)資源，往往由于連線(xiàn)資源消耗殆盡，無(wú)法繼續布置其他的功能電路，從而降低了芯片邏輯資源的利用率。因此，冗余容錯模塊可靠性的提升也是以犧牲資源為代價(jià)的。解決這一問(wèn)題的一個(gè)有效辦法是利用FPGA豐富的輸入輸出管腳資源，將片內的長(cháng)線(xiàn)連接改為片外PCB板印制導線(xiàn)的連接。

無(wú)論是片內的還是片外的長(cháng)線(xiàn)連接，都勢必引起較大的信號時(shí)延，這會(huì )限制電路的最高工作頻率，但隨著(zhù)FPGA性能的不斷改善，信號時(shí)延問(wèn)題會(huì )逐步緩解。

結束語(yǔ)

基本FPGA的片內冗余容錯將會(huì )是提高微小衛星可靠性的重要手段。隨著(zhù)FPGA規模的增大和集成密度的提高，內部缺陷發(fā)生的概率也在增大，因此研究缺陷成團性對片內冗余容錯的影響，具有較重要的工程價(jià)值。后續工作需要研究缺陷成團對一些常用片內冗余容錯方式如TMR的影響，提出相應的應對策略。在此基礎上再進(jìn)一步探討在電子設計自動(dòng)化環(huán)境下，高效實(shí)現應對缺陷成團性策略的方法。