基于FPGA的多功能數字鐘設計

摘要：文中簡(jiǎn)要介紹了一種基于FPGA的多功能數字鐘設計方案。在實(shí)現數字鐘計時(shí)、校時(shí)和整點(diǎn)報時(shí)等基本功能的基礎上增加世界時(shí)鐘功能，能夠將北京時(shí)間快速轉換為格林威治標準時(shí)。該方案采用VHDL和原理圖相結合的設計輸入方式，在QuartusⅡ開(kāi)發(fā)環(huán)境下完成設計、編譯和仿真，并在FPGA硬件開(kāi)發(fā)板上進(jìn)行測試，實(shí)驗證明該設計方案切實(shí)可行，對FPGA的應用和數字鐘的設計具有一定參考價(jià)值。
關(guān)鍵詞：FPGA；VHDL；數字鐘；世界時(shí)鐘；QuartusⅡ

現場(chǎng)可編程門(mén)陣列(Field Programmable Gate Arrays，FPGA)是一種可編程使用的信號處理器件。通過(guò)改變配置信息，用戶(hù)可對其功能進(jìn)行定義，以滿(mǎn)足設計需求。通過(guò)開(kāi)發(fā)，FPGA能夠實(shí)現任何數字器件的功能。與傳統數字電路相比，FPGA具有可編程、高集成度、高可靠性和高速等優(yōu)點(diǎn)。

1 數字鐘總體設計
本文以FPGA平臺為基礎，在QuartusⅡ開(kāi)發(fā)環(huán)境下設計開(kāi)發(fā)多功能數字鐘。數字鐘實(shí)現的功能如下：
1)計時(shí)功能：進(jìn)行正常的時(shí)、分、秒計時(shí)，并由6只8段數碼管分別顯示時(shí)、分、秒時(shí)間。
2)校時(shí)功能：當時(shí)校時(shí)按鍵按下時(shí)，計時(shí)器時(shí)位迅速增加，并按24小時(shí)循環(huán)；當分校時(shí)按鍵按下時(shí)，計時(shí)器分位迅速增加，并按60分循環(huán)。
3)整點(diǎn)報時(shí)功能：當計時(shí)到達59分53秒時(shí)開(kāi)始報時(shí)，在59分53秒、55秒、57秒蜂鳴聲頻率為512 Hz；到達59分59秒為最后一聲報時(shí)，蜂鳴聲頻率為1 kHz。
4)世界時(shí)鐘功能：默認當前顯示時(shí)間為北京時(shí)間(GMT+8)，當按下世界時(shí)按鍵時(shí)，顯示時(shí)間將轉換為格林威治標準時(shí)(GMT)。數字鐘電路的模塊框圖，如圖1所示。

2 功能模塊的工作原理及設計實(shí)現
系統主要由6大模塊組成，即分頻模塊、計時(shí)模塊、校時(shí)模塊、譯碼顯示模塊、整點(diǎn)報時(shí)模塊和世界時(shí)鐘模塊。
2．1 分頻模塊的工作原理及設計實(shí)現
本設計選用的FPGA開(kāi)發(fā)板板載20 MHz有源晶振，為了得到占空比50％的1 Hz時(shí)基脈沖及2 kHz方波信號(用于驅動(dòng)譯碼顯示模塊以及為整點(diǎn)報時(shí)模塊提供不同頻率的信號以產(chǎn)生不同音調的聲音)，需要對板載時(shí)鐘信號進(jìn)行分頻。分頻模塊采用VHDL語(yǔ)言實(shí)現，對20 MHz時(shí)鐘信號分別進(jìn)行兩千萬(wàn)和一萬(wàn)分頻。具體實(shí)現代碼如下：

2．2 計時(shí)模塊和校時(shí)模塊的工作原理及設計實(shí)現
計時(shí)模塊由60進(jìn)制秒計數器、60進(jìn)制分計數器和24進(jìn)制時(shí)計數器級聯(lián)構成，采用同步時(shí)序電路實(shí)現。當計數器處于正常計數狀態(tài)時(shí)，3個(gè)計數器的時(shí)鐘信號均為1Hz時(shí)基脈沖，秒計數器對1 Hz的時(shí)基脈沖進(jìn)行計數，其進(jìn)位輸出信號cos_in作為分計數器的使能信號，而分計數器的進(jìn)位輸出信號com_in又作為時(shí)計數器的使能信號。在計時(shí)模塊的基礎上，數字鐘通過(guò)增加兩個(gè)按鍵分別實(shí)現對小時(shí)和分鐘的調整。這兩個(gè)按鍵能夠產(chǎn)生時(shí)計數器和分計數器的另一路使能信號，即按下時(shí)校時(shí)按鍵時(shí)，時(shí)計數器使能信號持續有效，由于采用同步時(shí)序電路，時(shí)計數器能夠持續增加，達到調整時(shí)間的目的。按下分校時(shí)按鍵時(shí)原理相同。此外，校時(shí)模塊還對校時(shí)按鍵進(jìn)行防抖動(dòng)處理，提高系統的可靠性和抗干擾能力。