基于FPGA的等精度頻率計的設計與實(shí)現

現場(chǎng)可編程門(mén)陣列FPGA(Field Programmable GateArray)屬于A(yíng)SIC產(chǎn)品，通過(guò)軟件編程對目標器件的結構和工作方式進(jìn)行重構，能隨時(shí)對設計進(jìn)行調整，具有集成度高、結構靈活、開(kāi)發(fā)周期短、快速可靠性高等特點(diǎn)，數字設計在其中快速發(fā)展。

本文介紹了一種利用FPGA實(shí)現DC～100 MHz的自動(dòng)切換量程數字等精度頻率計的實(shí)現方法，并給出實(shí)現代碼。整個(gè)系統在研制的CPLD/FPGA實(shí)驗開(kāi)發(fā)系統上調試通過(guò)。

1 等精度測頻原理

頻率的測量方法主要分為2種方法：

(1)直接測量法，即在一定的閘門(mén)時(shí)間內測量被測信號的脈沖個(gè)數。

(2)間接測量法，例如周期測頻法、V-F轉換法等。 間接測頻法僅適用測量低頻信號。

基于傳統測頻原理的頻率計的測量精度將隨被測信號頻率的下降而降低，在實(shí)用中有較大的局限性，而等精度頻率計不但具有較高的測量精度，而且在整個(gè)頻率區域能保持恒定的測試精度。

本設計頻率測量方法的主要測量控制框圖如圖1所示。圖1中預置門(mén)控信號GATE是由單片機發(fā)出，GATE的時(shí)間寬度對測頻精度影響較少，可以在較大的范圍內選擇，只要FPGA中32 b計數器在計100 M信號不溢出都行，根據理論計算GATE的時(shí)間寬度Tc可以大于42.94 s，但是由于單片機的數據處理能力限制，實(shí)際的時(shí)間寬度較少，一般可在10～0.1 s間選擇，即在高頻段時(shí)，閘門(mén)時(shí)間較短;低頻時(shí)閘門(mén)時(shí)間較長(cháng)。這樣閘門(mén)時(shí)間寬度Tc依據被測頻率的大小自動(dòng)調整測頻，從而實(shí)現量程的自動(dòng)轉換，擴大了測頻的量程范圍;實(shí)現了全范圍等精度測量，減少了低頻測量的誤差。

圖1中BZ_Counter和DC_Counter是2個(gè)可控的32 b高速計數器(100 MHz)，BZ_ENA和DC_ENA分別是他們的計數允許信號端，高電平有效?；鶞暑l率信號從BZ_Counter的時(shí)鐘輸入端BZ_CLK輸入，設其頻率為Fb;待測信號經(jīng)前端放大、限幅和整形后，從與BZ_Counter相似的32 b計數器DC_Counter的時(shí)鐘輸入端DC_CLK輸入，測量頻率為Fx。

測量開(kāi)始，首選單片機發(fā)出一個(gè)清零信號CLR，使2個(gè)32 b的計數器和D觸發(fā)器置0，然后單片機再發(fā)出允許測頻命令，即使預置門(mén)控信號GATE為高電平，這時(shí)D觸發(fā)器要一直等到被測信號的上升沿通過(guò)時(shí)，Q端才被置1，即使BZ_ENA和DC_ENA同時(shí)為1，將啟動(dòng)計算器BZ_Counter和DC_Counter，系統進(jìn)入計算允許周期。這時(shí)，計數器BZ_Counter和DC_Counter分別對被測信號和標準頻率信號同時(shí)計數。當Tc秒過(guò)后，預置門(mén)控信號被單片機置為低電平，但此時(shí)2個(gè)32 b的計數器仍然沒(méi)有停止計數，一直等到隨后而至的被測信號的上升沿到來(lái)時(shí)，才通過(guò)D觸發(fā)器將這2個(gè)計算器同時(shí)關(guān)閉。由圖2所示的測頻時(shí)序圖可見(jiàn)，GATE的寬度和發(fā)生的時(shí)間都不會(huì )影響計數使能信號允許計數的周期總是恰好等于待測信號XCLK的完整周期，這正是確保XCLK在任何頻率條件下都能保持恒定測量精度的關(guān)鍵。因為，此時(shí)GATE的寬度Tc改變以及隨機的出現時(shí)間造成的誤差最多只有基準時(shí)鐘BCLK信號的一個(gè)時(shí)鐘周期，由于BCLK的信號是由高穩定度的100 MHz晶體振蕩器發(fā)出的，所以任何時(shí)刻的絕對測量誤差只有1/108 s，這也是系統產(chǎn)生主要的誤差。