基于FPGA的相關(guān)測速系統

相關(guān)測速是以隨機過(guò)程的相關(guān)理論和信息理論為基礎發(fā)展起來(lái)的[1-2]，它的應用始于上世紀40年代，首先應用于軍事上，然后逐漸轉移到科學(xué)研究和民用上，現在已經(jīng)在各個(gè)領(lǐng)域內得到日益廣泛的應用。

盡管相關(guān)測速的運算量非常巨大，但是隨著(zhù)EDA技術(shù)的高速發(fā)展，大規?？删幊踢壿嬈骷﨏PLD/FPGA的出現，集成電路做得比以前更快、規模更大。設計人員有很大的自由度去設計實(shí)現用途專(zhuān)一的集成化數字電路：在實(shí)驗室里，在電腦系統前，現場(chǎng)設計、現場(chǎng)編程、現場(chǎng)配置、現場(chǎng)修改和現場(chǎng)驗證，從而在現場(chǎng)實(shí)現數字系統的單片化設計和應用。這意味著(zhù)無(wú)需更改電路，只要改寫(xiě)FPGA內部功能，整個(gè)系統即可實(shí)現新功能，即一個(gè)最小的芯片方案可以轉換來(lái)執行多個(gè)功能，硬件的配置變得如同軟件一樣靈活方便，而其速度和集成度，也隨著(zhù)VLS工藝的發(fā)展而迅速提高，這就為相關(guān)測速的實(shí)際應用提供了硬件平臺。只要找到合適的算法并建立相應的硬件處理系統，運算速度和精度就能達到預期的要求。

1 系統硬件及相關(guān)算法的確定

本文測速的原理是：以CCD攝像頭作為前端裝置，將CCD攝像頭所采集的圖像信息送到FPGA中，由FPGA對其進(jìn)行處理，并給出當前運行的速度。在滿(mǎn)足速度上限的條件下，連續兩次采集的圖像必然有重疊的部分。對連續兩次的圖像進(jìn)行相關(guān)處理，就可以得到它們之間的位置關(guān)系，再結合采樣間隔時(shí)間，從而可以得出速度。

由于圖像處理算法涉及的運算量比較大，對系統的快速處理能力和大數據量的吞吐能力有嚴格的要求[3]，因此系統中的核心器件FPGA的選擇必須遵循以下原則：(1)調試使用方便；(2)適當的響應速度；(3)適當夠用的邏輯資源；(4)足夠的輸入輸出（I/O）端口。

根據系統要求，本文采用Altera公司的超大規?？删幊踢壿嬈骷﨏yclone II[4]。Cyclone II系列FPGA是繼Cyclone系列低成本FPGA在市場(chǎng)上取得成功之后，Altera公司推出的更低成本的FPGA。Altera采用相同的方法在盡可能小的裸片面積上構建了Cyclone II系列，擴展了低成本FPGA的密度，最多達68 416個(gè)邏輯單元(LE)和1.1 Mbit的嵌入式存儲器，從而可以在低成本的FPGA上實(shí)現復雜的數字系統。優(yōu)異的性?xún)r(jià)比使CycloneII系列FPGA可以廣泛地應用于汽車(chē)電子、消費電子、音/視頻處理、通信以及測試測量等終端產(chǎn)品市場(chǎng)。

在測速系統的設計中，假設攝像頭采集到的原始圖大小為1 280×1 024，為了保證采集的圖像背景區域能夠有明顯的目標，比較理想的情況是將模板區域取得越大越好，將目標全部包括在內[5-6]。當搜索區域大小為m×m, 模板大小為n×n時(shí)，歸一化互相關(guān)算法所需的運算次數約為（5n2+9）×(m-n+1)2次，計算量巨大。如果采用512×512大小的搜索區域，模板采用32×32大小，運算乘加次數近12億次，硬件將無(wú)法提供足夠的乘加器。如果采用128×128的搜索區域和32×32的模板，圖像的檢索區域比較小，測速的范圍會(huì )比較低，精度也會(huì )下降。綜合考慮攝像頭采集圖像的范圍和精度，并且充分利用硬件所能提供的內部存儲單元，本文將搜索區域設定為256×256，模板大小設定為32×32，如圖1所示。

2 測速系統的構成及設計

根據所需的功能，將系統劃分為以下幾個(gè)模塊，分別加以實(shí)現。如圖2所示。

(1)CCD攝像頭數據采集模塊

攝像頭采集的數據需要有圖像幀和消隱幀。當前幀是圖像幀時(shí)，讀入圖像的行數據，讀入1 280×1 024個(gè)數據后，列計數X_Cont和行計數Y_Cont歸零。消隱幀時(shí)不輸出。