利用CPLD實(shí)現FPGA的快速加載

摘要：基于SRAM的FPGA由于其可編程、可升級的特性，被廣泛應用于現代通信系統中。由于其易失性，每次上電后都需要重新對FPGA進(jìn)行加載。隨著(zhù)通信系統復雜度的提高，FPGA配置文件越來(lái)越大，加載時(shí)間越來(lái)越長(cháng)，嚴重影響系統的啟動(dòng)時(shí)同。為了提高FPGA的加載效率，在此提出一種通過(guò)CPLD進(jìn)行FPGA串行加載的方案。通過(guò)驗證，該方法既能能提高FPGA加載效率，又能節省CPU和FPGA的GIPO管腳，降低系統啟動(dòng)時(shí)間，非常適用于現代復雜通信系統。
關(guān)鍵詞：CPLD；CPU；FPGA加載；PS加載

0 引言
現代通信技術(shù)發(fā)展日新月異，通信系統必須具備良好的可升級能力以適應時(shí)代的發(fā)展?，F場(chǎng)可編程門(mén)陣列(Field Programmable Gate Array，FPGA)由于同時(shí)具備硬件電路高速運行和軟件可編程的雙重優(yōu)點(diǎn)，被廣泛應用于通信領(lǐng)域中。FPGA在上電后，需要加載配置文件對內部各功能模塊進(jìn)行初始化，而配置文件加載的效率直接影響系統的初始化時(shí)間。因此如何設計一種高效的FPGA加載方案，是通信系統設計中的一個(gè)重要環(huán)節。
文獻的加載方案采用外部專(zhuān)用的E2PROM器件存儲配置文件，并在上電后由FPGA控制整個(gè)加載過(guò)程。這種主動(dòng)加載的配置方式需要專(zhuān)門(mén)的外部存儲芯片，使用面窄，無(wú)法實(shí)現靈活的在線(xiàn)升級，并且由于EEPROM的容量有限，只能用于加載一些小的FPGA邏輯文件。文獻提出采用CPU外掛FLASH存儲配置文件，采用通用輸入／輸出(General Purpose Input／Output，CPU GPIO)管脾模擬被動(dòng)串行(Passive Serial，PS)加載時(shí)序進(jìn)行配置文件加載的方案，然而這種方案需要占用CPU寶貴的GPIO資源，雖然采用PS方式加載可以節省一定的管腳，但是由于CPU沒(méi)有專(zhuān)門(mén)的PS加載控制器，必須通過(guò)軟件控制GPIO來(lái)模擬PS加載的時(shí)序，對于軟件最普遍使用的C語(yǔ)言，每一步操作都需要數條指令，耗費時(shí)間。對于有多個(gè)FPGA，要求遠程升級，且對配置速度要求高的大型系統來(lái)說(shuō)，這樣的加載時(shí)間是無(wú)法忍受的。
本文介紹了一種基于CPLD加載FPGA的方案：FPGA配置文件被存放在CPU外掛的FLASH存儲器中，加載時(shí)由CPU將配置文件讀出，再通過(guò)連接CPLD的Local Bus總線(xiàn)將數據以并行方式送給CPLD，CPLD利用速度較高的時(shí)鐘將數據串行送入FPGA。該方案既可以節省CPU和FPGA的管腳，又可以實(shí)現FPGA在線(xiàn)快速加載。

1 FPGA及其加載方式介紹
FPGA是一種可編程器件，用戶(hù)可通過(guò)軟件手段配置FPGA器件內部的連接結構和邏輯單元，完成所需的數字電路功能。目前市場(chǎng)上有三種基本的FPGA編程技術(shù)：SRAM，反熔絲和FLASH。其中基于SRAM的FPGA由于其速度快且具有可重編程能力，是目前應用最廣泛的一種。但是這種FPGA是易失性的，每次掉電后，FPGA恢復白片，內部邏輯消失，上電時(shí)需要重新為FPGA加載配置數據。
大部分FPGA的加載方式都可以分為主動(dòng)加載和被動(dòng)加載。主動(dòng)加載和被動(dòng)加載最大的區別在于加載過(guò)程是由誰(shuí)來(lái)控制，主動(dòng)加載的加載過(guò)程是由FPGA自身控制，FPGA主動(dòng)從外部存儲器中讀取邏輯信息來(lái)為自己進(jìn)行配置，FPGA內部的振蕩器產(chǎn)生加載時(shí)鐘。
被動(dòng)加載的整個(gè)加載過(guò)程都是由外部控制器控制，FPGA接收配置時(shí)鐘，配置命令和配置數據，給出配置狀態(tài)信號以及配置完成指示信號等。
為了選擇一種合適的加載方式，這里將Altera公司FPGA產(chǎn)品的各種加載方式的對比于如圖1所示。需要注意的是，配置速度的快慢只是相對的，其他一些因素如閃存的讀取時(shí)間，驅動(dòng)時(shí)鐘頻率等也會(huì )影響配置的時(shí)間。

從圖中可以看到，并行加載方式雖然速度較快但是耗費較多的管腳；而串行加載則可以節省管腳、降低成本。在幾種串行加載方式中，PS加載方式是大部分器件都支持的方式，因此本文后續的設計方案選擇PS加載方式進(jìn)行實(shí)現。

2 加載方案的設計
整個(gè)加載方案主要由硬件電路，CPLD邏輯，軟件代碼幾部分組成。
2．1 硬件設計
在第1節的討論中選擇了PS加載方式。PS加載一般要用到5根信號線(xiàn)，分別是nconfig，dclk，data，nstatus和conf_done，它們的含義如圖2所示。

在傳統的PS加載方式中，CPU與FPGA的連線(xiàn)如圖3所示。