基于A(yíng)ltera浮點(diǎn)IP核實(shí)現浮點(diǎn)矩陣相乘運算的改進(jìn)設

3.2 計算結果仿真

對改進(jìn)的設計進(jìn)行仿真，采用A9×16數據與B16×8數據相乘，獲得計算結果仿真如圖4所示。

從圖4可見(jiàn)，loadaa、loadbb、calcimatrix三者的時(shí)序滿(mǎn)足浮點(diǎn)矩陣運算的時(shí)序要求，在前兩者數據加載后，加載calcimatrix上升沿，進(jìn)行矩陣相乘。在outvalid為高電平時(shí)輸出數據，同時(shí)完成信號done輸出低電平。在輸出結果上，共分為9個(gè)大組，各大組有8個(gè)數據，共組成72個(gè)數據結果，其中顯示了第一部分輸出結果，獲得與Matlab仿真相近的計算結果，在精度上相差不到萬(wàn)分之一。

從表1中可以看出，改進(jìn)后的IP核在處理時(shí)間上縮短了807個(gè)周期，同時(shí)在最高運行時(shí)鐘上提升了15%，系統整體的持續性能增加了7.2 Gflops。

依據改進(jìn)前后的IP核，使用Quartus9.1軟件進(jìn)行綜合布局布線(xiàn)，映射到Stratix Ⅲ EP3SE110F780C2器件中，可獲得相應的資源對比圖如圖5所示。由于采用的都是并行浮點(diǎn)乘加運算，所以在乘法器資源的消耗上不變;同時(shí)由于只是在存儲器的存儲方式上作出變動(dòng)，所以二者的存儲資源相等。從而只需要對圖中顯示的矩陣階數、vectorsize大小進(jìn)行比較即可，而浮點(diǎn)計算性能與最高時(shí)鐘頻率變化方向相同，所以只對ALM數量及最高時(shí)鐘頻率進(jìn)行對比。

從圖5中資源消耗對比可見(jiàn)，當設定vectorsize為固定值8(圖5左半部)時(shí)，隨著(zhù)矩陣階數的增加，改進(jìn)后的IP核在A(yíng)LM資源消耗上較改進(jìn)前數量上有一定的減少，在最高時(shí)鐘頻率上都有小幅度提升，這是因為矩陣輸入時(shí)消耗時(shí)間過(guò)長(cháng);當設定矩陣階數為192×192(圖5右半部)時(shí)，隨著(zhù)vectorsize值的增加，改進(jìn)后IP核在A(yíng)LM數量上有所減小，在最高時(shí)鐘頻率上則有小幅度提升，且波動(dòng)幅度在3.4%左右?？梢?jiàn)，改進(jìn)后IP核比原Altera的IP核綜合性能有所提升。