基于FPGA的DDR2 SDRAM存儲器用戶(hù)接口設計

摘要：使用功能強大的FPGA來(lái)實(shí)現一種DDR2 SDRAM存儲器的用戶(hù)接口。該用戶(hù)接口是基于XILINX公司出產(chǎn)的DDR2 SDRAM的存儲控制器，由于該公司出產(chǎn)的這種存儲控制器具有很高的效率，使用也很廣泛，可知本設計具有很大的使用前景。本設計通過(guò)采用多路高速率數據讀寫(xiě)探作仿真驗證，可知其完全可以滿(mǎn)足時(shí)序要求，由綜合結果可知其使用邏輯資源很少，運行速率很高，基本可以滿(mǎn)足所有設計需要。
關(guān)鍵詞：DDR2 SDRAM；FPGA；用戶(hù)接口；DDR2 SDRAM存儲控制器

現如今，隨著(zhù)電子技術(shù)和通信技術(shù)的飛速發(fā)展，電路設計對存儲器的要求也越來(lái)越高，其主要體現在對存儲器的容量和存儲操作速度兩個(gè)方面。鑒于此，JEEDEC定義了DDR2SDRAM技術(shù)標準，其以低能耗、低發(fā)熱量、高密度以及高頻率成為了現代存儲技術(shù)的核心器件。DDR2自身的工作頻率可以達到677 MHz，幾乎可以滿(mǎn)足所有電路設計的要求。而這也就使得整個(gè)電路設計的頻率瓶頸出現在了用戶(hù)設計部分與DDR2存儲器之間的邏輯上，主要是因為DDR2本身的結構特性使得DDR2的操作時(shí)序很復雜苛刻。而這之間的部分又主要分為DDR2存儲控制器和用戶(hù)接口部分?，F如今已經(jīng)有了很多的廠(chǎng)家在生產(chǎn)DDR2存儲控制器，其中以XILINX公司設計的DDR2存儲控制器效率最高使用最為廣泛，該存儲控制器的單獨操作頻率非常高，完全不會(huì )影響DDR2存儲器的操作，因此這又將整個(gè)電路系統的頻率瓶頸縮小到了用戶(hù)接口部分。用戶(hù)接口的設計有很多種方案，而FPGA以其高速度、豐富的片上資源、靈活的設計以及簡(jiǎn)單方便的調試特性成為了用戶(hù)接口設計的必然選擇。

1 DDR2存儲器應用的一般模式
DDR2存儲器一般作為片上系統的輔助器件，其應用的一般模式如圖1所示。

用戶(hù)設計部分是整個(gè)片上系統的核心，主要是完成系統要實(shí)現的所有任務(wù)，對整個(gè)系統進(jìn)行整體的調度和控制。
用戶(hù)接口部分主要是接收用戶(hù)設計部分傳送的操作數據，以及與這些操作數據相對應的控制指令，之后將這些數據進(jìn)行整理，然后按照一定的時(shí)序要求發(fā)出。如果操作的是多路不同種類(lèi)的數據時(shí)，則還要將這多路數據進(jìn)行仲裁，保證所有數據都不會(huì )被發(fā)錯或者丟失。
DDR2存儲控制器主要是接收用戶(hù)接口部分發(fā)給的特定的讀寫(xiě)操作控制指令和已經(jīng)整理好的數據，將這些指令進(jìn)行進(jìn)一步的解析，最后將經(jīng)過(guò)解析產(chǎn)生的那些DDR2存儲器硬件可以識別的信號以及與讀寫(xiě)有效信號有關(guān)的寫(xiě)數據輸出給DDR2，讀數據從DDR2存儲器中讀回。
DDR2存儲器主要是按照讀寫(xiě)有效信號將要處理的數據進(jìn)行讀出和寫(xiě)入操作。

2 用戶(hù)接口設計
用戶(hù)接口設計的原理如圖2所示。

其主要包括寫(xiě)數據通路、讀數據通路以及接口控制3大模塊。
寫(xiě)數據通路按照輸入存儲器路數的不同分為以下兩種：只有一路數據輸入時(shí)只有控制模塊和地址計算模塊；當有多路數據輸入時(shí)，不僅有控制模塊和地址計算模塊還有仲裁模塊。
控制模塊主要是將輸入的數據進(jìn)行一次2乒乓操作的緩存，再將緩存后的數據拼接成64位數據，之后在仲裁模塊允許該路數據寫(xiě)操作時(shí)將這些數據發(fā)送給仲裁模塊。
地址計算模塊主要是計算每路信號的每個(gè)數據的存儲地址，由于每路數據都是不同數據類(lèi)型的，因此必須要將每路地址的計算與其數據嚴格地對應起來(lái)，要正確的保存好每次寫(xiě)數據操作的地址，以便產(chǎn)生下次操作的正確地址。
仲裁模塊主要是保證多路數據對DDR2控制器的訪(fǎng)問(wèn)可以正確進(jìn)行。DDR2存儲控制器采用的是高效的burst操作(對于本設計采用的是burst為30)，也就是在一次讀操作或者是寫(xiě)操作的過(guò)程中要連續處理burst長(cháng)度所定義的數據個(gè)數(在本設計中每次讀寫(xiě)操作要完成30個(gè)64位數據的讀出或寫(xiě)入)。這樣在一次請求操作被響應之后，在接下來(lái)的15個(gè)周期只能傳輸這路數據，在將這路數據傳輸完成之前不能再響應其他路數據的操作請求，這樣就有可能導致其他多路數據的操作請求在本次操作結束之后同時(shí)到來(lái)，這樣就要求仲裁模塊必須要很好地控制每路數據之間的操作順序，使得多路信號對存儲器的訪(fǎng)問(wèn)機率大致相同。鑒于此，本設計中采用了輪詢(xún)的機制。
讀通路和寫(xiě)通路基本類(lèi)似，只是讀通路不需要對數據進(jìn)行拼接，相反的需要對數據進(jìn)行拆分，將DDR2存儲器輸出的64位數據拆分成原始輸入時(shí)的數據，并將這些數據存入讀操作端的FIFO中。這樣在外部請求數據數據時(shí)，若要求的數據已經(jīng)在FIFO中則直接將數據輸出即可，不需要再向DDR2存儲控制器請求，若要求的數據還沒(méi)在FIFO中則要先向DDB2存儲控制器請求數據，將數據存入該FIFO，之后再將FIFO中本次要求讀出的數據輸出。