FPGA工程師應如何挑選ADC和DAC

將具有信號處理功能的FPGA與現實(shí)世界相連接，需要使用模數轉換器(ADC)或數模轉換器(DAC)

一旦執行特定任務(wù)，FPGA系統必須與現實(shí)世界相連接，而所有工程師都知道現實(shí)世界是以模擬信號而非數字信號運轉的。這意味著(zhù)需要在模擬信號域與數字信號域之間進(jìn)行轉換。針對手頭工作選擇恰當的FPGA時(shí)，用戶(hù)面臨著(zhù)林林總總的選擇，在為系統選擇正確的ADC或DAC時(shí)也是如此，玲瑯滿(mǎn)目。

選擇時(shí)首先要確定轉換信號所需的采樣頻率。這個(gè)參數不僅將影響轉換器的選擇，同時(shí)也會(huì )影響對FPGA的選擇，這樣才能確保器件能夠滿(mǎn)足所需的處理速度及邏輯封裝要求。轉換器的采樣頻率至少為信號采樣頻率的2倍。因此，如果信號的采樣頻率為50MHz，則轉換器采樣頻率至少應為100MHz。否則，已轉換的信號將引起自身混疊，導致信號無(wú)法正確表示。但混疊并不總是一件壞事情;事實(shí)上，如果轉換器的帶寬足夠高，那么用戶(hù)可以利用混疊將信號混疊至可用的帶寬。

ADC與DAC的關(guān)鍵參數

我們可采用多種不同方法來(lái)構建模數轉換器(ADC)。最常見(jiàn)的方法包括閃存、斜坡(Ramp)以及逐次逼近等。

1，閃存轉換器以速度快著(zhù)稱(chēng)，其使用一系列可擴展的模擬比較器對輸入電壓和參考電壓進(jìn)行比較;ADC利用這些比較器的輸出來(lái)確定數字代碼。

2，斜坡轉換器可利用連接至DAC且可自由運行的計數器，對DAC輸出/輸入電壓進(jìn)行比較。當二者相等時(shí)，保持計數不變。

3，逐次逼近轉換器(SAR)是斜坡轉換器的另一種形式，其可利用DAC和比較器來(lái)處理模擬輸入信號。但SAR轉換器并非執行累計計數，而是通過(guò)判斷計數的模擬表示是否高于或低于輸入信號，并采用試錯法(trial-and-error)來(lái)確定數字代碼。

此外，數模轉換器(DAC)也可以采用若干種方法來(lái)實(shí)現，最常見(jiàn)的方法包括二進(jìn)制加權、R-2R梯形網(wǎng)絡(luò )、脈寬調制。

4，二進(jìn)制加權是速度最快的DAC架構之一。這些器件可將各邏輯比特的不同轉換結果進(jìn)行匯總。例如，電阻DAC將根據電流代碼來(lái)導通或切斷這些電阻。

5，R-2R梯形轉換器采用阻值為R-2R的級聯(lián)電阻結構。由于可以輕松生成并匹配高精度電阻，因而這類(lèi)DAC的精度比二進(jìn)制加權轉換器更高。

6，脈寬調制(PWM)是最簡(jiǎn)單的DAC結構類(lèi)型，可通過(guò)簡(jiǎn)單的低通模擬濾波器傳遞脈寬調制波形。這些器件通常應用于電機控制領(lǐng)域，但它們也可作為Σ-Δ轉換器的基礎。

眾多專(zhuān)家級器件(specialist device)的制造商已成功開(kāi)發(fā)其自有的內部轉換架構，可根據用途盡可能提供適用于特定領(lǐng)域的最佳性能。每種器件在轉換速度、精度以及分辨率方面都各具優(yōu)劣勢。在選擇FPGA時(shí)，您需要考慮I/O數量、所支持的I/O標準、時(shí)鐘管理、邏輯資源和存儲器，以及其它與器件類(lèi)型相關(guān)的具體參數：最高采樣頻率、信噪比(SNR)、無(wú)雜散動(dòng)態(tài)范圍(SFDR)以及有效位數(ENOB)等。

采樣頻率非常簡(jiǎn)單，是ADC能夠數字化輸入信號的最高速率。SNR表示信號與噪聲電平的比值，與輸入信號無(wú)關(guān)。用戶(hù)可以利用以下公式來(lái)確定SNR的理論值：

其中N表示分辨率。該方程適用于滿(mǎn)量程正弦波。

在系統測試過(guò)程中，用戶(hù)可首先對輸出執行快速傅里葉變換(FFT)，然后測量輸入信號與本底噪聲的比值，這樣即可確定實(shí)際的SNR值。

與此同時(shí)，SFDR表示輸入信號與下一個(gè)最高峰值(通常為基諧波)的比值。通常SFDR用dBc來(lái)表示，會(huì )隨著(zhù)輸入信號功率的降低而相應減小。

從轉換器的測量結果可以看出，用戶(hù)可利用下列式子來(lái)計算有效位數：

當進(jìn)行這項測試時(shí)，應注意選擇合適的FFT點(diǎn)數，從而確保不會(huì )由于一時(shí)疏忽而錯誤計算本底噪聲。FFT點(diǎn)數不恰當將導致錯誤的計算結果。FFT本底噪聲可通過(guò)下列式子計算得出：

用戶(hù)應通過(guò)單音測試(通常為簡(jiǎn)單的正弦波)執行這些步驟，可降低輸出頻譜的復雜性。為了確保獲取最佳結果，需要確保對輸出信號執行相干采樣。如果在數據窗口中包括幾個(gè)周期，則執行相干采樣。公式如下：

頻譜

另一方面，用戶(hù)在實(shí)現系統時(shí)還必須了解奈奎斯特準則，以確保正確地轉換或量化信號。這意味著(zhù)用戶(hù)對所關(guān)注信號執行采樣時(shí)，采樣頻率至少為該信號最高頻率的2倍，才能確保正確進(jìn)行轉換。如果未按此標準執行采樣，則將發(fā)生混疊;而如果沒(méi)有正確理解混疊，則可能導致性能欠佳。

此外，因為這個(gè)原因，ADC需要利用抗混疊濾波器來(lái)阻止信號或噪聲混疊至量化的信號中。但是，頻譜混疊對于工程師來(lái)說(shuō)非常有用，在A(yíng)DC具有寬泛輸入帶寬的情況下尤為如此。經(jīng)過(guò)周密安排考慮之后，混疊使用戶(hù)無(wú)需借助下變頻器即可直接轉換信號。出于這種考慮，我們將頻譜劃分為幾個(gè)區域。

利用表1中給出的信息，如果轉換器擁有足夠高的帶寬，則可將信號從一個(gè)奈奎斯特頻帶混疊至另一個(gè)頻帶。

通信選擇

正如所有的外部器件一樣，ADC與DAC也配套提供了數個(gè)并行或串行接口選項。通常情況下，較高速器件用并行接口，較低速器件用串行接口。但是，可以根據您的應用選擇采用特殊的接口方式。例如，采用串行接口比采用并行接口可以更輕松地檢測出固定比特(stuck-atbit)。實(shí)際上，高速接口可提供多條輸出總線(xiàn)(I和Q)或采用雙數據速率(DDR)輸出模式;有些器件甚至可能同時(shí)提供這兩個(gè)選項。提供多條總線(xiàn)或采用DDR輸出模式使用戶(hù)能夠保持數據速率，同時(shí)降低接口所需的運行頻率。例如，如果接口的采樣頻率為600MHz，則其輸出頻率為300MHz(為采樣頻率的一半)。

如果時(shí)鐘頻率為75MHz(1/4采樣頻率)并且有兩條可通過(guò)DDR對器件進(jìn)行采樣的數據總線(xiàn)，則可非常輕松地執行恢復操作。這類(lèi)ADC對輸入時(shí)序要求較為寬松。眾多高速轉換器均可利用其I/O中的LVDS信號，因為較低的電壓擺幅和低電流可降低由其它信號標準所引發(fā)的耦合性，如LVCMOS等。這種耦合問(wèn)題會(huì )影響轉換器的混合信號性能。