京微雅格重磅之作―新版FPGA/CAP設計套件Primace5

簡(jiǎn)介

作為國內唯一一家具有完全自主知識產(chǎn)權的FPGA與可配置應用平臺CAP(Configurable Application Platform)產(chǎn)品供應商，京微雅格一直在快節奏的改進(jìn)與產(chǎn)品配套的軟件開(kāi)發(fā)環(huán)境。最近，新一代FPGA/CAP設計套件Primace5.0正式發(fā)布了。Primace5.0完整的支持了基于時(shí)序驅動(dòng)的布局布線(xiàn)實(shí)現流程(Timing-Driven PlacementRouting Flow)，提高了布局布線(xiàn)的成功率，減少了設計與驗證時(shí)間。此外，Primace5.0還配套改進(jìn)了Synopsys SDC兼容的設計約束輸入界面, 方便用戶(hù)更加準確高效的輸入時(shí)序約束。配合新型的自動(dòng)尋找最佳實(shí)現的優(yōu)化工具iXplorer，Primace 5.0可以極大的加速用戶(hù)設計時(shí)序收斂過(guò)程。為了方便用戶(hù)準確描述設計，改善RTL 代碼質(zhì)量，Primace5.0新增了RTL Template功能，其中包括了常用的Verilog設計元素。Primace5.0還第一次完整支持了8051MCU的SoC仿真以及時(shí)序仿真(Timing Simulation)。相對上一代版本，新一代Primace顯著(zhù)改進(jìn)了用戶(hù)信息提示以及流程的穩定性。本文將簡(jiǎn)要介紹這些改進(jìn)以及對用戶(hù)使用體驗的影響，并推薦幾種可以有效改進(jìn)設計流程，加速設計過(guò)程的方法。

Primace5.0主要新增/改善的功能

Primace5.0中基本設計流程保持了一貫的簡(jiǎn)潔的特點(diǎn)，如圖1所示，主要包括設計輸入(RTL編輯等)，設計實(shí)現(綜合、布局布線(xiàn)等)，時(shí)序收斂(以靜態(tài)時(shí)序分析為基礎的設計、實(shí)現調整)，以及碼流下載和片上調試(DebugWare等)。

圖1： Primace中FPGA/CAP開(kāi)發(fā)流程

基于時(shí)序驅動(dòng)的布局布線(xiàn)

時(shí)序驅動(dòng)的布局布線(xiàn)是一種已經(jīng)被廣泛證明與接受的設計方法，設計人員通過(guò)描述設計的時(shí)序約束(包括核心頻率約束，I/O約束，例外約束，特定路徑約束，跨時(shí)鐘域約束等)可以有效指導布局布線(xiàn)程序高效、高質(zhì)量的完成設計實(shí)現。Primace5.0中接受的時(shí)序約束包括：

Basic Timing Path

Clock Setup/Hold, Falling edge

Tsu/Th, Tco, Tpd

Advanced Timing Path

False path

Generated clock

User edited sdc

時(shí)序約束輸入輔助

為了方便用戶(hù)可以準確高效的輸入時(shí)序約束，Primace5.0還配套改進(jìn)了兼容Synopsys SDC的設計約束輸入界面。如下圖所示：

圖2： 選擇時(shí)鐘界面

圖3：時(shí)鐘約束設置界面

各類(lèi)SDC最終匯總在統一的SDC約束文件里，用戶(hù)可以集中編輯：

圖4：SDC編輯界面