京微雅格重磅之作―新版FPGA/CAP設計套件Primace5

使用技巧

時(shí)序約束設置方法

時(shí)序約束設置基本可以遵循先整體后局部，先高層后低層的規律分階段、分步驟的逐步細化設置。用戶(hù)可以按照以下順序設置時(shí)序約束：

核心頻率約束

通過(guò)約束每個(gè)時(shí)鐘的時(shí)鐘頻率以及相位關(guān)系，可以完成基礎的核心頻率約束。目前Priamce5.0支持的這類(lèi)約束包括Clock Setup，Clock Hold，Falling edge， Generated Clock。

I/O約束

I/O約束包括引腳分配位置、空閑引腳驅動(dòng)方式、外部走線(xiàn)延時(shí)(InputDelay、OutputDelay)、上下拉電阻、驅動(dòng)電流強度等。加入I/O約束后的時(shí)序約束，才是完整的時(shí)序約束。FPGA作為PCB上的一個(gè)器件，是整個(gè)PCB系統時(shí)序收斂的一部分。FPGA作為PCB設計的一部分，是需要PCB設計工程師像對待所有COTS器件一樣，閱讀并分析其I/O Timing Diagram的。FPGA不同于COTS器件之處在于，其I/O Timing是可以在設計后期在一定范圍內調整的;雖然如此，最好還是在PCB設計前期給與充分的考慮并歸入設計文檔。正因為FPGA的I/O Timing會(huì )在設計期間發(fā)生變化，所以準確地對其進(jìn)行約束是保證設計穩定可控的重要因素。許多在FPGA重新編譯后，FPGA對外部器件的操作出現不穩定的問(wèn)題都有可能是由此引起的。目前Primace5.0支持的這類(lèi)約束包括Tsu，Th，Tco，Tpd。

時(shí)序例外約束

時(shí)序例外約束可以指出在全局約束下的特殊路徑集合，使得最終的時(shí)序約束準確，嚴格。正確的應用例外約束可以提高時(shí)序分析報告質(zhì)量，加快時(shí)序收斂過(guò)程。目前Primace5.0通過(guò)FalsePath來(lái)支持時(shí)序例外約束。

“好的時(shí)序是設計出來(lái)的，不是約束出來(lái)的”，好的約束必須以好的設計為前提。沒(méi)有好的設計，在約束上下再大的功夫也是沒(méi)有意義的。不過(guò)，通過(guò)正確的約束也可以檢查設計的優(yōu)劣，通過(guò)時(shí)序分析報告可以檢查出設計上時(shí)序考慮不周的地方，從而加以修改。通過(guò)幾次“分析-修改-分析”的迭代也可以達到完善設計的目標。應該說(shuō)，設計是約束的根本，約束是設計的保證，二者是相輔相成的關(guān)系。

基于iXplorer的時(shí)序收斂方法

時(shí)序收斂(Timing Closure)指時(shí)序的不斷逼近，原理是采用多次迭代(循環(huán))的技術(shù)。因此時(shí)序收斂就是一個(gè)不斷反復的過(guò)程，以確保設計中的每個(gè)路徑都滿(mǎn)足時(shí)序要求。iXplorer是京微雅格定義的，嵌入在Primace工具中的時(shí)序收斂設計流程。Primace有很多選項設置和策略，但是無(wú)法保證哪種選項或約束會(huì )對所有的設計帶來(lái)最佳的效果。iXplorer技術(shù)能夠幫助用戶(hù)找到最佳的工具選項來(lái)實(shí)現時(shí)序要求或者找到設計的最高性能。iXplorer通過(guò)采用不同策略和選項來(lái)運行多個(gè)布局布線(xiàn)版本并找出滿(mǎn)足時(shí)序要求的實(shí)現結果。目前iXplorer支持三種搜索算法來(lái)滿(mǎn)足不同場(chǎng)景下的使用需求：

Target fMAX，用戶(hù)指定期望的fMAX，啟動(dòng)iXplorer后，iXplorer開(kāi)始嘗試不同約束與選項，直到達到給定的fMAX停止。

Max Loop Count，用戶(hù)指定最多iXplorer嘗試不同約束與選項組合的次數，從給定次數的運行結果中找到最佳實(shí)現結果。

Ending Before Time，用戶(hù)給定最晚結束時(shí)間，iXplorer會(huì )盡可能多的搜索約束與選項的組合，并在給定結束時(shí)間時(shí)停止。例如，用戶(hù)可以設結束時(shí)間為第二天早上八點(diǎn)，然后在下班前啟動(dòng)，第二天上班時(shí)去查看結果。

iXplorer會(huì )用時(shí)序驅動(dòng)的技術(shù)根據頻率目標是否達到來(lái)加強或放松時(shí)序目標，這樣就可以判斷出所指定時(shí)鐘域的最高頻率限制。在優(yōu)化結束后，用戶(hù)可以從iXplorer報告中看到究竟哪種策略和選項對目前的設計是最佳的。

總結

Primace5.0是京微雅格最新發(fā)布的FPGA/CAP設計套件。本文簡(jiǎn)要介紹了Primace5.0包括基于時(shí)序驅動(dòng)的布局布線(xiàn)等新功能，并針對時(shí)序收斂問(wèn)題給出了兩種基于Primace5.0的設計方法。限于篇幅，本文不能盡述Primace5.0對用戶(hù)設計體驗的改變，如果讀者對Primace5.0有任何問(wèn)題、意見(jiàn)或建議，請與京微雅格的銷(xiāo)售支持聯(lián)系。