京微雅格重磅之作―新版FPGA/CAP設計套件Primace5

時(shí)序收斂工具iXplorer

配合新型的自動(dòng)尋找最佳實(shí)現的優(yōu)化工具iXplorer，用戶(hù)可以極大的加速設計時(shí)序收斂過(guò)程。

圖5：iXplorer配置界面

Primace5.0對iXplorer進(jìn)行了多項重要改進(jìn)。首先，引入了支持并行執行流程的新一代流程控制引擎，充分的利用了主流多核系統的計算資源。其次，新開(kāi)發(fā)的新型fMAX掃描算法Range-Scan，在充分利用了并行計算優(yōu)勢的基礎上，可以智能掃描時(shí)序約束(目前主要是時(shí)鐘頻率約束)，用最短的時(shí)間尋找不同時(shí)序約束下設計實(shí)現的最佳fMAX。此外，iXplorer支持多種掃描結束條件，方便用戶(hù)在多種需求下的靈活使用。最后，當用戶(hù)得到最佳fMAX結果后，iXplorer提供了便捷的方式讓用戶(hù)把相應的約束條件設置到用戶(hù)環(huán)境，從而可以得到相應的結果。

RTL模板

為了方便用戶(hù)準確描述設計，改善RTL 代碼質(zhì)量，Primace5.0新增了RTL Template功能，其中包括了常用的Verilog設計元素。通過(guò)使用RTL Template，用戶(hù)可以方便快捷的在設計中插入經(jīng)過(guò)Primace軟件驗證的RTL代碼，簡(jiǎn)化了用戶(hù)設計輸入過(guò)程并提高了設計代碼質(zhì)量。目前Primace RTL Template主要支持了以下幾類(lèi)設計元素：

通用語(yǔ)法(注釋?zhuān)幾g器控制語(yǔ)法等)

可綜合語(yǔ)法(目前僅支持Verilog可綜合子集，以及Memory, Multiplier等可以自動(dòng)推斷的代碼模式)

用戶(hù)自定義模板

圖6：RTL模板瀏覽界面

SoC仿真與時(shí)序仿真

Primace5.0還第一次完整支持了8051MCU的SoC仿真，以及時(shí)序仿真(Timing Simulation)。首先，通過(guò)簡(jiǎn)明易用的工程文件管理，方便用戶(hù)對設計文件和測試平臺文件進(jìn)行編輯和管理;其次，引入了對8051MCU的SoC仿真支持，完全改變了過(guò)去調試8051MCU需要依賴(lài)第三方工具的調試模式，大大提升了用戶(hù)SoC設計的調試效率，加快了用戶(hù)SoC設計的整個(gè)驗證和調試流程。最后，引入了對時(shí)序仿真的支持，為解決用戶(hù)設計中遇到的時(shí)序收斂問(wèn)題提供了一條全新的分析和調試的途徑，加快了用戶(hù)設計時(shí)序收斂的過(guò)程。

圖7：仿真調用界面

流程及信息提示

相對上一代版本，新一代Primace顯著(zhù)改進(jìn)了用戶(hù)信息提示以及流程的穩定性。Primace 5.0對用戶(hù)設計實(shí)現中各個(gè)階段的流程信息重新進(jìn)行了劃分，將所有信息分為4類(lèi)：命令信息，執行信息，警告信息和錯誤信息，對每一類(lèi)信息逐條進(jìn)行了編號，并引入了同類(lèi)信息的折疊顯示，方便用戶(hù)通過(guò)流程信息了解設計實(shí)現的實(shí)時(shí)情況。此外，良好的用戶(hù)信息分類(lèi)和顯示也提升了流程日志的可用性，進(jìn)一步方便用戶(hù)了解設計實(shí)現的過(guò)程。

圖8：信息提示界面