一種可重構流水線(xiàn)結構模數轉換器的設計

在設計中采用了共源共柵補償，即在第一級的cascode結點(diǎn)和第二級的輸出結點(diǎn)之間接了一個(gè)補償電容CC。這種補償產(chǎn)生了一個(gè)低頻主極點(diǎn)，并在較高頻率處產(chǎn)生了兩個(gè)互補的零點(diǎn)和極點(diǎn)。這種補償方法同Miller補償相比，在提高相位裕度的同時(shí)，可以提供更大的帶寬。補償電容CC的大小對于運算放大器的相位裕度和單位增益帶寬都有很大的影響，并且隨著(zhù)CC的增加，運算放大器的單位增益帶寬會(huì )降低，而相位裕度則會(huì )增大。

仿真結果表明，該運算放大器在3.3V的電源電壓下，直流增益為98dB，單位增益帶寬為348MHz，相位裕度位為61度，完全能夠滿(mǎn)足系統的要求。

2.3 動(dòng)態(tài)比較器

在流水線(xiàn)ADC中，每一級內部的子ADC都是一個(gè)由多個(gè)比較器組成的全并行ADC，可以說(shuō)比較器是整個(gè)ADC中使用最多的單元電路，其功耗是整個(gè)ADC功耗的一個(gè)重要組成部分。由于采用了數字校正技術(shù)，可以對比較器的輸出信號進(jìn)行校正，因而對比較器的失調指標要求比較寬松，使得在比較器的設計中，在滿(mǎn)足速度要求的前提下，可以通過(guò)犧牲精度來(lái)降低功耗。本設計中采用差分結構動(dòng)態(tài)比較器[5]，它由交叉耦合的差分對和鎖存器負載組成，由于整個(gè)比較器電路的電源和地之間不存在直流通路，因此不消耗靜態(tài)電流，其結構如圖4所示。

當Vlatch信號為低電平時(shí)，M5、M6管截止，M9、M12管導通，比較器的兩個(gè)輸出端全部被置位為高電平，此時(shí)，M7、M8管導通，M1~M4管的漏端被充電至(VDD-VT)，而M5、M6管的漏端電壓則由比較器的輸入信號決定。當Vlatch信號為高電平時(shí)，M9、M12管截止，M5、M6導通，差分對開(kāi)始工作，對（Vin+-Vin-）和（Vref+-Vref-）進(jìn)行比較，引起比較器左右兩個(gè)支路也即兩個(gè)輸出端的泄放電流不同，從而導致鎖存器發(fā)生翻轉，輸出比較結果，同時(shí)電源電流也被切斷。

由上面的分析可以看出，在整個(gè)比較過(guò)程中，功率消耗僅僅發(fā)生在轉換瞬間，其靜態(tài)功耗可以忽略不計；同時(shí)該比較器的輸入管在比較開(kāi)始時(shí)工作在飽和區，具有較大的跨導，因此這種差分結構的動(dòng)態(tài)比較器具有較高的速度和分辨率。仿真結果表明，該比較器在不同的仿真條件下失調電壓小于15mV，建立時(shí)間約為3ns，而功耗僅為0.2mW。

3 仿真結果與結論

本文基于0.18μm CMOS數?；旌瞎に嚹Ｐ?，使用Hspice對流水線(xiàn)可重構ADC中的關(guān)鍵電路進(jìn)行了仿真，并使用Matlab對整個(gè)可重構流水線(xiàn)ADC進(jìn)行了行為級仿真。表1總結了在不同的重構控制配置信號下，即在不同采樣頻率和分辨率位數下，可重構流水線(xiàn)ADC的有效位數。從表1可以看出，所設計的可重構流水線(xiàn)ADC在給定的采樣頻率和分辨率位數下，都達到了設計要求。

本文在傳統流水線(xiàn)結構模數轉換器基礎之上增加了一個(gè)重構配置控制電路及其他部分電路，設計了一種可重構流水線(xiàn)結構模數轉換器。該模數轉換器可以根據輸入信號范圍及系統需要通過(guò)一個(gè)重構配置控制信號來(lái)動(dòng)態(tài)地配置采樣頻率的大小及分辨率的位數，特別適用于多標準收發(fā)器中。在實(shí)際應用中，根據輸入信號的頻率范圍及系統需要，可以通過(guò)重構配置控制信號來(lái)配置ADC的采樣頻率和分辨率位數。