300MSPS高速10位D/A轉換器AD9751
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4 應用設計
4. 1 基準電壓
AD9751內含一個(gè)1.2V的帶隙基準電壓。使用內部基準時(shí)，在引腳REFIO和ACOM之間接0.1μF的電容可達到去耦的目的。
外部基準可以提供一個(gè)固定的基準電壓以提高精度和漂移特性，有時(shí)還可以給增益控制提供一個(gè)可變的基準電壓，從而起到乘法器的作用。因此，也可以使用接于REFIO端的外部基準。
4.2 鎖相環(huán)時(shí)鐘
AD9751 的PLL可用來(lái)產(chǎn)生用于邊沿觸發(fā)鎖存器、多路選擇器以及DAC所必需的內部同步2倍時(shí)鐘。PLL電路包括一個(gè)相位檢測器、電荷泵、壓控振蕩器（VCO）、輸入數據率范圍控制電路、時(shí)鐘邏輯電路和輸入/輸出端控制電路。當使用內部PLL時(shí)，RESET接地。而當AD9751處于PLL有效模式時(shí)，LOCK作為內部相位檢測器的輸出。當它被鎖定時(shí)，該模式下鎖定輸出為邏輯“1”。
表1給出了當PLL有效時(shí)，DIV0和DIV1在不同狀態(tài)下的輸入時(shí)鐘頻率范圍。
表1 PLL有效時(shí)DIV0和DIV1不同狀態(tài)時(shí)的時(shí)鐘速率
| CLK頻率 | DIV1 | DIV0 | 范圍控制器 |
| 50MHz～150MHz | 0 | 0 | ÷1 |
| 25MHz～100MHz | 0 | 1 | ÷2 |
| 12.5MHz～50MHz | 1 | 0 | ÷4 |
| 6.25MHz～25MHz | 1 | 1 | ÷8 |
當頻率鎖相環(huán)電路的VDD接地時(shí)，頻率鎖相環(huán)電路將處于無(wú)效狀態(tài)。此時(shí)，外部時(shí)鐘必須以合適的DAC輸出更新數據率來(lái)驅動(dòng)CLK的輸入端。存在于輸入端口1和端口2的數據的速率和定時(shí)依賴(lài)于A(yíng)D9751是否交替輸入數據，或者僅僅響應單端口上的數據。
當PLL無(wú)效時(shí)，DIV0和DIV1不再控制PLL，但是它們可被用來(lái)控制輸入多路復用器上的數據輸入是交替還是不交替輸入。表2給出了在PLL無(wú)效時(shí)，DIV0和DIV1在不同組合方式下工作模式。
表2 PLL無(wú)效時(shí)DIV0，DIV1不同組合時(shí)的輸入模式
| 輸入模式 | DIV1 | DIV0 |
| 交替（2x） | 0 | 0 |
| 非交替 | ||
| 端口1選擇 | 0 | 1 |
| 端口2選擇 | 1 | 0 |
| 交替（時(shí)鐘增倍器有效） | 1 | 1 |
4.3 模擬輸出
AD9751 有兩個(gè)互補的電流輸出端IOUTA和IOUTB，它們可以配置成單端或差分兩種工作模式。IOUTA和IOUTB可通過(guò)一個(gè)負載電阻RLOAD被轉換成互補的單端電壓輸出VOUTA和VOUTB。而使差分電壓VDIFF存在于VOUTA和VOUTB之間，同時(shí)也可以通過(guò)一個(gè)變壓器或差分放大器來(lái)將差分信號轉換成單端電壓。
4.4 數字接口
AD9751 的數字輸入端包括兩個(gè)通道，每個(gè)通道有10個(gè)數據輸入引腳，同時(shí)還有一對差分鐘輸入引腳。它的10位并行數據輸入遵循標準的直接二進(jìn)制編碼形式。DB9為最高有效位（MSB），DB0為最低有效位（LSB）。當所有數據位都為邏輯“1”時(shí)，IOUTA產(chǎn)生滿(mǎn)刻度輸出電流。當滿(mǎn)刻度輸出電流在兩個(gè)輸出端作為輸入碼元的函數被分離時(shí)，IOUTB產(chǎn)生互補輸出。
通過(guò)使用一個(gè)邊沿觸發(fā)的主從鎖存器可以實(shí)現數字接口。當PLL有效時(shí)，或者當使用內部時(shí)鐘倍增器時(shí)，DAC輸出端在每一個(gè)輸入時(shí)鐘周期均被更新兩次，其時(shí)鐘輸入速率高達150MSPS。這使得DAC的輸出更新率為300MSPS。雖然轉換邊沿的位置可能影響數字饋通和失真特性，但是只要滿(mǎn)足規定的最小倍數，其建立和保持時(shí)間就可以在同一時(shí)鐘周期內變化。輸入數據在占空比為50%的時(shí)鐘下降沿轉變時(shí)，可獲得最佳的特性。
AD9751 有一個(gè)靈活的差分時(shí)鐘輸入端口，采用獨立的電源（如CLKVDD，CLKCOM）可以獲得最優(yōu)的抖動(dòng)特性。兩個(gè)時(shí)鐘輸入端CLK+和CLK-可由單端或差分時(shí)鐘源所驅動(dòng)。對單端工作來(lái)說(shuō)，CLK+應被一個(gè)邏輯電源所驅動(dòng)，而CLK-則應當被設置為邏輯電源的門(mén)限電壓。這可以通過(guò)如圖2（a）所示的一個(gè)電阻分壓器/電容網(wǎng)絡(luò )來(lái)實(shí)現。而對于不同的工作情況，CLK+和CLK-都應當通過(guò)一個(gè)如圖2（b）所示的電阻分壓網(wǎng)絡(luò )被偏置到CLKVDD/2來(lái)完成。
因為AD9751的輸出轉換速率高達300MSPS，因此對時(shí)鐘和數據輸入信號的要求很?chē)?。減小減擺率和相應的數字電源電壓（DVDD）可降低數字饋通和芯片上的數字噪聲。
另外，數字信號的路徑也應當盡量短，而且應當與運行長(cháng)度匹配，以避免傳播延時(shí)的不匹配。在A(yíng)D9751的數字輸入端和驅動(dòng)器輸出端之間插入一個(gè)低值電阻（例如20Ω到100Ω）網(wǎng)絡(luò )有助于減小在數字輸入端的任何超調與上升沿，進(jìn)而減小數字饋通。對于比較長(cháng)的線(xiàn)路和更高數據率，采用帶狀線(xiàn)技術(shù)并增加合適的終端電阻可保持“清潔”的數字輸入端。
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