基于FPGA的多通道數據采集系統設計

　　狀態(tài)機的各個(gè)狀態(tài)描述如下：
　　(1)conv_init：狀態(tài)機的初始狀態(tài)。
　　(2)mode_set：設置ADS1255內部的控制寄存器。
　　(3)conv_start：?jiǎn)?dòng)A/D轉換。
　　(4)conv_wait：等待A/D轉換結束。如果轉換結束則進(jìn)入下一狀態(tài)，否則將繼續保持在該狀態(tài)。
　　(5)conv_read：A/D轉換結束后讀出每個(gè)bit信息，同時(shí)使能移位寄存器進(jìn)行串并轉換。
　　(6)read_next：判斷數據是否讀完。如果沒(méi)有返回conv_read狀態(tài)，否則進(jìn)入下一狀態(tài)。
　　(7)conv_next：判斷是否需要繼續轉換數據。如果沒(méi)有就進(jìn)入下一狀態(tài)，否則返回conv_start狀態(tài)。
　　(8)cony_end：表示本次采樣任務(wù)結束。狀態(tài)機保持在該狀態(tài)，直到采樣啟動(dòng)脈沖觸發(fā)重新開(kāi)始新的一次采樣任務(wù)，狀態(tài)機復位到conv_init狀態(tài)。
2.5 串并轉換模塊
　　由于A(yíng)DS1255是以串行輸出轉換結果的，故需要該模塊將串行輸出的數據轉換為井行輸出。該模塊主要采用移位寄存器來(lái)實(shí)現，其移位控制信號由AD采樣控制模塊提供。
2.6 數據存儲控制模塊
　　該模塊的作用是將5通道24 bit經(jīng)過(guò)串并轉換的采樣數據按通道順序，以從低字節到高字節的次序，一個(gè)一個(gè)字節將其寫(xiě)入雙口RAM中，實(shí)際上相當于一個(gè)字節意義上的并串轉換。該模塊輸入為5路采樣數據reg24Data_0～4，dataF為輸出的字節數據，wrenF為雙口RAM的寫(xiě)控制信號。圖5是一個(gè)五通道數據存儲的仿真示意圖。輸入數據值分別為0x030201、0x060504、0x090807、0x121110、0x151413，輸出字節數據為01～15，同時(shí)使能寫(xiě)RAM，滿(mǎn)足設計要求。

2.7 ARM接口控制模塊
　　該模塊為ARM與FPGA及其雙口RAM交互提供橋梁。當ARM向控制寄存器寫(xiě)入采集參數信息時(shí)，接口模塊要將該信息通知通道和采樣率選擇模塊；當ARM讀取雙口RAM中的數據時(shí)，接口模塊對ARM的訪(fǎng)問(wèn)地址進(jìn)行譯碼，選中對應的存儲空間取出數據。
　　本文采用FPGA和ARM結合設計，很好地完成了多通道高精度的數據采集與處理，并且還詳細介紹了FPGA邏輯的設計方法。FPGA邏輯通過(guò)硬件描述語(yǔ)言Verilog實(shí)現，已應用到磁數據采集系統中。本方案設計靈活，能很容易地擴展為更多路的數據采集，也能很容易地修改為與其他的A/D轉換芯片接口。所以該方案可根據不同的應用進(jìn)行擴展，進(jìn)一步增強了系統應用的靈活性。