基于FPGA的多通道數據采集系統設計
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在實(shí)際應用中并不是每個(gè)通道都被使用，AD的采樣率也不只一種，所以在通道的控制和采樣率設置上應該具有可選擇性。
通道和采樣率選擇模塊提供2個(gè)8 bit的控制寄存器A和B。如圖3所示，寄存器A的0～4 bit分別對應ADC通道CH0～CH4，5～7 bit保留；寄存器B的8 bit分別對應采樣率FS0～FS7。如果要選擇某幾個(gè)通道，只需將寄存器A中相應的位置1，其他位置0，AD采樣控制模塊就會(huì )根據該寄存器中的內容使能相應的通道。如果要選擇某一個(gè)采樣頻率，只需把寄存器B中相應的位置1，其他位置0，時(shí)鐘模塊會(huì )產(chǎn)生相應的時(shí)鐘控制AD的采樣率。在開(kāi)啟數據采集之前，ARM應根據所要求的通道和采樣頻率向寄存器A和B寫(xiě)入相應命令字。本文引用地址：http://dyxdggzs.com/article/188551.htm
2.2 時(shí)鐘模塊
本設計中外部輸入時(shí)鐘為16.384 MHz。由于設計中各個(gè)模塊工作時(shí)鐘的不同以及AD采樣率的變化，所以需要多種不同的時(shí)鐘信號。時(shí)鐘模塊的功能就是根據不同采樣率為各個(gè)模塊提供所需的時(shí)鐘信號。由于該設計采用同步時(shí)序電路，它是基于時(shí)鐘觸發(fā)沿設計，對時(shí)鐘的周期、占空比、延時(shí)、抖動(dòng)提出了較高的要求，為此本設計中采用FPGA所帶的PLL時(shí)鐘資源驅動(dòng)設計的主時(shí)鐘，使其達到最低的時(shí)鐘抖動(dòng)和延遲。
2.3 雙口RAM模塊
本設計中雙口RAM用于數據緩存，一方面存儲各個(gè)AD芯片轉換的數據，另一方面供ARM讀取數據做進(jìn)一步的存儲與處理。它具有真正的雙端口，可以同時(shí)對其進(jìn)行數據存取，兩個(gè)端口具有獨立的控制線(xiàn)、地址線(xiàn)和數據線(xiàn)。該雙口RAM模塊是通過(guò)調用Altera FPGA自帶的參數化模型庫(Mega-lpm)實(shí)現的。
2.4 A/D采樣控制模塊
A/D采樣控制模塊的主要任務(wù)就是根據ADS1255的轉換時(shí)序圖，在其芯片的引腳發(fā)出相應的時(shí)序控制信號，使ADS1255完成啟動(dòng)、配置和數據讀取等操作。ADS1255的控制操作如下：首先設置ADS1255的參數配置，讀數據模，然后啟動(dòng)轉換，通過(guò)查詢(xún)ADS1255的DRDY信號判斷是否轉換完成，轉換結束后將數據按bit順序讀出。同時(shí)將數據輸出給串并轉換模塊，完成一次A/D轉換操作。采樣控制模塊每完成一次采樣操作，則停止等待下一個(gè)觸發(fā)脈沖的到來(lái)。
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