基于NCOIPcore的Chirp函數實(shí)現設計

在設計中，通過(guò)不同時(shí)間點(diǎn)向頻率控制字寄存器寫(xiě)入不同的地址信號驅動(dòng)，使存儲器輸出不同的頻率控制字驅動(dòng)NCO IP Core，產(chǎn)生不同的頻率信號輸出。該設計中采用兩個(gè)計數器級聯(lián)作為驅動(dòng)單元，首先第一級計數器將鐘頻率降至需要的Chirp函數輸出某頻點(diǎn)的穩定時(shí)間范圍，將第一級計數器的進(jìn)位端作為第二級計數器的時(shí)鐘輸入端；第二級計數器的作用是，產(chǎn)生地址信號以驅動(dòng)頻率控制字存儲器輸出相應的控制字，當前級進(jìn)位信號有效時(shí)該計數器輸出加“1”。以達到改變頻率輸出的目的，其連接電路圖如圖9所示。

4 仿真與驗證

將該設計通過(guò)將程序下載到Altera公司生產(chǎn)的DSP開(kāi)發(fā)板(型號DK-DSP-2C70N)中進(jìn)行仿真，其核心FPGA(型號為EP2C70F672C6)的資源使用情況如圖10所示。

并通過(guò)該開(kāi)發(fā)板上D／A轉換器輸出模擬波形(只截取了4個(gè)時(shí)刻的圖樣)如圖11所示。

通過(guò)圖11可以看出該設計能很好地完成掃頻輸出的功能，并且雜波分量很小，干擾很小。

5 結 語(yǔ)

該設計通過(guò)采用技術(shù)成熟的NCO IP Core完成，其優(yōu)勢在于：

(1)利用了成熟的FPGA知識產(chǎn)權技術(shù)，使得設計更加簡(jiǎn)便并易于移植；
(2)利用NCO IP core的高穩定性，使得Chirp函數的各項噪聲較之于其他設計更小，有利于對射電天文這樣微弱信號的處理，減少了處理帶來(lái)的各種噪聲。