多通道數字接收機的設計與實(shí)現

摘要：為了解決傳統模擬中頻接收機相位分辨率低等缺點(diǎn)，提出一種基于軟件無(wú)線(xiàn)電的中頻數字接收機技術(shù)。針對雷達信號的特點(diǎn)提出了脈寬匹配濾波器的設計方法。采用基于多相濾波的正交變換理論，以及基于脈寬匹配的數字濾波器方法完成了一種五通道中頻數字接收機的設計。接收機利用五路高速A／D變換器對輸入的模擬信號進(jìn)行采樣，然后將采樣數據送入FPGA進(jìn)行處理，最終完成了每?jì)陕沸盘栂辔徊畹奶崛?。?shí)驗結果表明系統具有成本低、精度高、結構簡(jiǎn)單等特點(diǎn)，而且具有一定的工程應用價(jià)值。
關(guān)鍵詞：中頻數字接收機；正交變換；脈寬匹配濾波器；FPGA

隨著(zhù)軟件無(wú)線(xiàn)電的發(fā)展，中頻數字接收機作為電子偵查系統中的一個(gè)關(guān)鍵環(huán)節已經(jīng)越來(lái)越受到人們的關(guān)注。
本設計主要是研制基于固定中頻數字下變頻的中頻數字接收機。本設計通過(guò)對五通道中頻數字接收機軟硬件的簡(jiǎn)單介紹論證了其可行性，并對實(shí)驗結果進(jìn)行了簡(jiǎn)單地分析。
本設計的軟件部分全部在一片FPGA內完成，提高了系統的運行速度。

1 硬件設計
五通道數字接收機的系統框圖如圖1所示，它由五路調理電路、五路A／D變換器、時(shí)鐘、FPGA以及外圍電路組成。中頻信號經(jīng)過(guò)信號調理電路后，差分信號經(jīng)A／D變換器采樣送到FPGA進(jìn)行處理，并將提取的I、Q信號送到測向處理器進(jìn)行處理。信號的中心頻率為150 MHz，采樣頻率為200 MHz。

1．1 變壓器的選擇
由于A(yíng)／D變換器要求差分輸入，本設計采用2個(gè)變壓器級聯(lián)的方式實(shí)現模擬信號的差分轉換，其連接方法見(jiàn)圖2所示。采用這種級聯(lián)方式可以提高耦合系數從而使相位穩定。本設計變壓器選擇Mini-Circuits公司的ADT1-1WT變壓器。

1．2 A／D變換器的選擇
本設計信號的中心頻率f0=150 MHz，帶寬B=10 MHz，根據帶通采樣定理：設一個(gè)頻率帶限信號x(t)，其頻率限制在(fL，fR)內，如果其采樣頻率滿(mǎn)足

上式中，n取能滿(mǎn)足fs≥2(fR-fL)=2B的最大整數，則用fs進(jìn)行等間隔采樣所得到的信號采樣值x(nTs)能準確的確定原信號x(t)。式中帶通信號中心頻率f0和頻帶寬度B也可以表示為：

上式中，n取能滿(mǎn)足fs≥2B的正整數。本設計中選用的采樣頻率為200 MHz。
本設計中A／D變換器選用ADI公司的AD9230BCPZ-250。工作頻率最高可達250 MHz。AD9230采樣輸出數據為12 bit，精度高，而且片內集成了高性能采樣保持放大器和電壓參考，最大700 MHz模擬差分輸入帶寬。此芯片為雙端輸入，更適合對差模信號進(jìn)行采樣量化。
1．3 時(shí)鐘芯片的選擇
由于本設計的采樣頻率比較高(200 MHz)，為了保證A／D變換器的最佳性能，要求提供高精度、低抖動(dòng)的時(shí)鐘信號。本設計選用AD95163作為系統時(shí)鐘。AD9516是一款時(shí)鐘綜合芯片，片內集成的VCO產(chǎn)生頻率范圍為1.75～2.25 GHz，其輸出可以提供CMOS、LVPecl、LVDS三種時(shí)鐘電平，而且有14通道時(shí)鐘輸出?？梢酝ㄟ^(guò)配置內部寄存器改變其輸出的時(shí)鐘頻率，以滿(mǎn)足不同設計的要求。