高速數據轉換系統對時(shí)鐘和數據傳輸的性能要求

隨著(zhù)今天模數轉換器的數據轉換采樣速度進(jìn)入到每秒千兆次采樣(GSPS)，系統需要能夠支持這樣高的轉換速度，模擬器件必須產(chǎn)生和放大高頻信號。除了模擬信號路徑外，設計師需要完全了解采樣時(shí)鐘和高比特率數據獲取電路方面。信號路徑設計師將為這兩個(gè)關(guān)鍵的方面提供建議方案。下面的信息與需要高性能ADC的系統緊密相關(guān)。

時(shí)鐘源

在高速數據轉換系統中一個(gè)最重要的子系統是時(shí)鐘源，這是因為時(shí)鐘信號的時(shí)序準確性可以直接影響ADC的動(dòng)態(tài)特性。為減少這種影響，ADC時(shí)鐘源必須表現出非常低的時(shí)序抖動(dòng)或相位噪聲。如果在選擇時(shí)鐘電路時(shí)沒(méi)有考慮到這種因素，無(wú)論前端模擬電路或者ADC的質(zhì)量有多高，系統可能表現出很差的動(dòng)態(tài)性能。優(yōu)良的時(shí)鐘將總能在精確的時(shí)鐘間隔內出現時(shí)鐘沿的轉換。實(shí)際上，時(shí)鐘邊沿到達的時(shí)間間隙總是在不斷變化的，這種時(shí)序的不確定性帶來(lái)的結果是采樣波形的信噪比會(huì )受到數據轉換過(guò)程的影響。

圖1：PLL與VCO時(shí)鐘系統。

可以容忍的最大時(shí)鐘抖動(dòng)為抖動(dòng)噪聲超過(guò)量化噪聲(1/2LSB)前的時(shí)鐘抖動(dòng)。這可以用下面的公式定義：

如果優(yōu)化輸入電壓(VIN)使之等于A(yíng)DC的輸入電壓范圍(VINFSR)，那么抖動(dòng)要求成為ADC分辨率(N位)和被采樣的輸入頻率(fin)的一個(gè)因子。
對于達到奈奎斯特速率(對于1GSPS轉換速率為500MHz)的輸入頻率，總的抖動(dòng)要求是：

這個(gè)值代表了來(lái)自所有抖動(dòng)源的總抖動(dòng)。ADC器件本身導致的一個(gè)抖動(dòng)源稱(chēng)為窗口抖動(dòng)(aperture jitter)，這是輸入采樣和器件的保持電路相關(guān)的一種時(shí)序不確定性，在確定時(shí)鐘源允許的最大時(shí)鐘抖動(dòng)時(shí)，需要考慮這種不確定性。

時(shí)鐘電路抖動(dòng)=(Tj(rms)2-(ADC(窗口抖動(dòng))2))1/2

以ADC08D1000為例，窗口抖動(dòng)在數據手冊中給定的值為0.4ps，這個(gè)值將ADC時(shí)鐘的抖動(dòng)標準限制到-1.1ps。

然而，當用在數據轉換系統中時(shí)，將振蕩器的性能數據與規范要求簡(jiǎn)單地匹配或許并不足以獲得期望的結果。這是因為頻率分量也扮演著(zhù)重要的作用。因此，用頻譜分析儀來(lái)對時(shí)鐘信號進(jìn)行檢查很重要，并確保與基本頻率相關(guān)的能量沒(méi)有在很大的范圍內擴展。延伸到更高頻率的毛刺可能很明顯，也將會(huì )對性能產(chǎn)生直接的影響。

圖1顯示了針對ADC08D1000的推薦時(shí)鐘電路，由一個(gè)鎖相環(huán)器件(LMX2312)連接到可變電感壓控振蕩器(VCO)組成。PLL和VCO維持達到奈奎斯特輸入頻率ADC08D1000要求的信噪比(46dB)。

數據獲取

對信號進(jìn)行高頻(1GSPS及以上)采樣意味著(zhù)轉換所產(chǎn)生的數字輸出數據必須儲存起來(lái)，或者至少快速地轉移。處理每秒超過(guò)一億次轉換的兩個(gè)關(guān)鍵問(wèn)題是系統中數字器件之間的信號完整性，以及每個(gè)時(shí)鐘周期數據轉移的速度。
為使數字輸出信號完整性最大化，高速ADC使用低電壓差分信號(或者LVDS)傳輸(見(jiàn)圖2)。

圖2：典型的LVDS電路。

LVDS信號傳輸方法的主要優(yōu)點(diǎn)是以非常低的功率預算實(shí)現高數據速率，對每個(gè)將通過(guò)一個(gè)電路板或者電纜傳輸的分離信號采用兩條連線(xiàn)來(lái)實(shí)現這種低功耗。每條線(xiàn)上的電壓變化的方向互相相反，且與像CMOS或者TTL這樣的單端信號相比信號的強度比較小(一般為350mV)。這是因為差分電路固有的抗噪聲能力，因此可以使用低電壓擺幅信號。這反過(guò)來(lái)意味著(zhù)信號頻率可以更快，因為信號的上升時(shí)間更短了。

電路板上傳輸差分波形的信號線(xiàn)應該設計成具有100Ω的特征阻抗(LVDS標準所定義的值)，這些線(xiàn)在接收器端用100Ω的電阻來(lái)進(jìn)行端接以與線(xiàn)路匹配。通過(guò)發(fā)射器電路上的電流源在100Ω的電阻上流過(guò)3.5mA的電流，產(chǎn)生一個(gè)信號電壓，提供350mV的信號擺幅，供接收電路檢測。

高速發(fā)送數據只是問(wèn)題的一半，還需要考慮將數據存儲在存儲器陣列中以作后
續處理。ADC對其每個(gè)通道提供一個(gè)解復用的數據輸出。器件不是提供一個(gè)運行在等于采樣速度的單一8位總線(xiàn)，而是同時(shí)在兩個(gè)8位數據總線(xiàn)上輸出兩個(gè)連續采樣。這種方法將數據速率減半，但是增加了數據位數，對于一個(gè)1GSPS的采樣速率，來(lái)自ADC的轉換數據輸出速度為500MHz。即使在這種降低的速度下，大多數分立存儲器或者FPGA內部存儲器在可靠獲取這個(gè)數據上也存在問(wèn)題。因此使用DDR非常有利，因為DDR在時(shí)鐘的上升和下降沿都輸出數據。盡管數據速率對于DDR信號傳輸來(lái)說(shuō)不變，時(shí)鐘頻率減半，達到更便于管理的250MHz，這個(gè)頻率在CMOS存儲電路的范圍內。在數據能保存在存儲器之前，需要在輸入到FPGA器件中間采用一個(gè)數據鎖存器對。第一個(gè)鎖存器使用同步數據時(shí)鐘，而第二個(gè)鎖存器使用180度異相的時(shí)鐘，或者反向數據時(shí)鐘(見(jiàn)圖3)。

圖3：FPGA數據獲取架構框圖。

為簡(jiǎn)化這種時(shí)鐘要求，FPGA帶有一種以PLL(鎖相環(huán))或者DLL(延時(shí)鎖定環(huán))形式實(shí)現的數字時(shí)鐘管理器。這些器件允許在內部產(chǎn)生時(shí)鐘信號，這些時(shí)鐘信號能與輸入時(shí)鐘信號鎖定，提供相位延時(shí)間隔為0、90、180和270度。這種時(shí)鐘管理功能允許DDR時(shí)鐘方案通過(guò)提供一種精確的180度移相時(shí)鐘來(lái)有效工作。這反過(guò)來(lái)允許輸入數據與下降沿同步，以能可靠地獲取到數據鎖存器中。
在鎖存之后，輸入數據可以被傳輸到FIFO存儲器或者Block RAM。在這里，數據可以以很低的速度輕易地被系統微控制器獲得，以進(jìn)行獲取后的處理。