多個(gè)AD9779TxDAC器件的同步
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圖5. 可編程時(shí)序裕量和負載信號產(chǎn)生詳情
圖6. SYNC_I、DACCLK和DATACLK的內部時(shí)序
圖5更詳細地顯示了圖4中虛線(xiàn)所示的電路。在電路內部，FF5輸入端的信號相互之間必須滿(mǎn)足建立保持要求。FF5輸入端的無(wú)效時(shí)序可能導致REFCLK與數字輸入數據之間的同步丟失。此點(diǎn)的時(shí)序故障通常表現為DAC輸出噪底的提高。對于DACCLK和SYNC_I輸入，FF5輸入端的時(shí)序要求變?yōu)榻⒈３忠蟆?br />
改變同步輸入延遲可以有效移動(dòng)REFCLK/SYNC_I的有效時(shí)序窗口。在實(shí)際應用中，對于給定的同步輸入延遲，將產(chǎn)生一個(gè)具有給定寬度的有效REFCLK/SYNC_I時(shí)序窗口。如果時(shí)序裕量按1遞增，可以將時(shí)序裕量值設置為SYNC IRQ的設置值。將時(shí)序裕量設置為此值時(shí)，事實(shí)上是將SYNC IRQ設置為0裕量。SYNC IRQ不區別建立和保持違規引起的時(shí)序誤差。然而，根據設計，當可編程時(shí)序裕量超過(guò)建立和保持裕量二者中的較小者時(shí)，SYNC IRQ置1.用戶(hù)可以通過(guò)提高寄存器0x06位[3:0]的值來(lái)提高時(shí)序裕量。對于0裕量，如果存在任何偏向敏感（建立或保持）特性的漂移，則SYNC IRQ置1.
事實(shí)上，DACCLK會(huì )對邊沿檢測器的輸出進(jìn)行采樣。邊沿檢測器的輸出是一個(gè)邏輯高電平寬度等于一個(gè)DACCLK周期的單脈沖。為使負載信號有效，邊沿檢測器的輸出在圍繞內部DACCLK信號上升沿的給定時(shí)序窗口內必須保持穩定（高電平或低電平）。
假設可編程時(shí)序裕量設為0,并且FF5輸入端的時(shí)序有效，則FF3和FF4的Q輸出相同，SYNC IRQ處于復位狀態(tài)。在同樣的條件下，如果FF5輸入端的時(shí)序無(wú)效，則FF3和FF4的輸出不同，SYNC IRQ置1.如果FF5輸入端存在有效的時(shí)序條件，則必須將可編程時(shí)序裕量設置為大于0的值才能確定時(shí)序裕量。
設計一個(gè)在主/從同步配置下使用AD9779的系統時(shí)，推薦的程序是在SYNC IRQ置1前找出SYNC_O_DELAY的值（在該值時(shí)，可編程時(shí)序裕量可以設置為最大可能的值），這代表最佳的時(shí)序和最大的時(shí)序裕量。然后，用戶(hù)可以降低可編程時(shí)序裕量的值?？删幊虝r(shí)序裕量的降幅代表SYNC IRQ對漂移的敏感度。
在AD9779可以接收的高DACCLK頻率時(shí)，DACCLK和SYNC_I的有效時(shí)序窗口可能占DACCLK周期相當大的一部分。然而，在較低的DACCLK頻率時(shí)，可編程時(shí)序裕量的范圍可能不會(huì )讓用戶(hù)有機會(huì )找到無(wú)效的時(shí)序窗口。這種情況下，用戶(hù)可以確信：在正常漂移下，AD9779不會(huì )隨溫度漂移到無(wú)效時(shí)序狀況中。
為確保同步，SYNC_I的最大速率為DATACLK/2,其中DATACLK是AD9779的輸入數據速率（不是DACCLK）。圖6給出了應用SYNC_I的兩個(gè)可能示例。在這兩個(gè)例子中，AD9779均處于4×插值模式，SYNC_I以DACCLK/8的速度運行。因此，4×線(xiàn)也是DATACLK輸出信號。在圖6 （a）中，DACCLK偏移值設為00000.在內部SYNC_I延遲（a）信號的上升沿，DACCLK上升沿使所有DATACLK輸出位復位到0.注意，為在時(shí)間（X）設置4×線(xiàn)，SYNC_I延遲必須發(fā)生在相對于DACCLK的窗口（Y）。如果SYNC_I延遲（a）的發(fā)生時(shí)間略微提前或落后于此窗口，4×線(xiàn)的上升沿將提前或滯后一個(gè)DACCLK周期。
注意，當DACCLK偏移值為00000時(shí)，應用SYNC_I延遲（a）與4×線(xiàn)的上升沿之間存在一個(gè)DACCLK周期的延遲。
在圖6 （b）中，DACCLK偏移值在時(shí)間（Z）設為00010.因此，8×、4×和2×設為010（與DACCLK偏移位一致）。4×線(xiàn)（DATACLK輸出）的下一個(gè)上升沿出現在3個(gè)DACCLK周期之后。
如果多個(gè)DAC在某一時(shí)間窗口內接收到SYNC_I脈沖，并且它們全都具有相同的DACCLK偏移值，則其DATACLK信號同步。因此，多個(gè)AD9779器件的數據鎖存同時(shí)發(fā)生。
在初始同步期間，2×、4×和8×計數器位可能不連續。這就是說(shuō)，在初始應用SYNC_I上升沿時(shí)，計數器可能處于這樣一種狀態(tài)，使得同步可能導致其改變多個(gè)值。然而，在初始同步完成后，只要SYNC_I的速度保持DATACLK/2或更慢，那么同步脈沖只會(huì )在2×、4×和8×位復位到0時(shí)出現。（這似乎是多余的，但在實(shí)現同步后，SYNC_I脈沖實(shí)際上不必應用。）初始脈沖后的周期性SYNC_I脈沖主要用于A(yíng)D9779器件失去同步這一罕有場(chǎng)合。電源毛刺或不良時(shí)鐘脈沖觸發(fā)系統中的某些但不是全部AD9779器件時(shí)，可能發(fā)生器件失去同步的情況。
時(shí)序規格。
第一個(gè)需要注意的時(shí)序規格是SYNC_I與REFCLK之間的關(guān)系，如圖7所示。從AD9779數據手冊可知，所需的時(shí)序規格為：tS = -0.2 ns,tH = 1.0 ns.
圖7. REFCLK與SYNC_I的時(shí)序關(guān)系
如果DACCLK OFFSET值被設置為非0值，則圖7所示的DACCLK信號會(huì )左移一個(gè)DACCLK周期。同樣，如果SYNC_I_DELAY被設置為非0值，則SYNC_I_DELAY每遞增一次，圖7中的SYNC_I信號就會(huì )左移AD9779數據手冊給定的SYNC_I_DELAY增量。
第二個(gè)重要時(shí)序規格是DATACLK輸出與數字輸入數據之間的時(shí)序關(guān)系，該時(shí)序信息如圖8所示。當DATACLK_DELAY_ENABLE復位時(shí)，這些值有效。如果DATACLK_DELAY_ENABLE置1,則DATACLK發(fā)生延遲（移至圖8右側），而數字輸入數據的采樣點(diǎn)保持靜止。因此，tS和tH的阻擋窗口相對于DATACLK左移。DATACLK_DELAY_ENABLE置1時(shí)，每遞增一次的平均延遲和DATACLK_DELAY的增量值參見(jiàn)AD9779數據手冊。
圖8. 建立保持、DATACLK到輸入數據
建立保持數據與REFCLK的關(guān)系參見(jiàn)AD9779數據手冊，某些應用中該數據也是必要的。本文引用地址：http://dyxdggzs.com/article/187056.htm
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