WCSP 在克服各種挑戰的同時(shí)不斷發(fā)展

晶圓芯片級封裝 (WCSP) 去掉了許多傳統的封裝步驟，例如：裸片焊接、引線(xiàn)接合以及芯片級倒裝片 (flip chip) 連接工藝等。這種方法使半導體客戶(hù)加速了產(chǎn)品上市進(jìn)程。WCSP 應用正擴展到一些新領(lǐng)域，并逐漸出現基于引腳數量和器件類(lèi)型的細分市場(chǎng)。集成無(wú)源分立 RF 和存儲器件的 WCSP 應用也正擴展到邏輯 IC 和 MEMS。但是這種發(fā)展也帶來(lái)了許多挑戰，包括裸片尺寸和引腳數的增長(cháng)對板級可靠性所產(chǎn)生的影響。本文將介紹我們當前面臨的諸多挑戰，以及集成化和硅過(guò)孔 (TSV) 技術(shù)等一些未來(lái)發(fā)展趨勢。

晶圓芯片級封裝具有各種裸片尺寸、焊球間距和封裝厚度，這些都是 WCSP 的所有關(guān)鍵實(shí)現因素。

WCSP 在過(guò)去十年獲得了長(cháng)足的發(fā)展，已成為主要尺寸封裝之一。WCSP 專(zhuān)業(yè)技術(shù)公司已經(jīng)從一些小公司發(fā)展成為大型封裝分包商，以及一些擁有 150mm、200mm 和 300mm 制造能力（制造能力和趕超能力需求迅速增長(cháng)）的大型集成器件廠(chǎng)商。由于早期的一些用戶(hù)集成了無(wú)源器件和分立器件，使應用空間也獲得了相當大的增長(cháng)。

由于 WCSP 已經(jīng)發(fā)展成熟，大型裸片和器件類(lèi)型變得多樣化。在整個(gè)發(fā)展過(guò)程中，始終保留著(zhù)一個(gè)關(guān)鍵屬性：在不使用倒裝片底層填充 (underfill) 的情況下獲得可靠性（限制裸片尺寸）。

焊球間距始終主要為 0.5mm，而大批量生產(chǎn)時(shí)仍為 0.4mm。0.3mm 的凸焊能力已得到證明，但其采用受到安裝表面貼裝技術(shù) (SMT) 工具集功能、基板成本以及倒裝片底層填充潛在需求的阻礙。

材料組合以及對工藝條件的理解能力都已得到提高。這些反過(guò)來(lái)又支持更高的可靠性，以及敏感器件更低的固化溫度，例如：存儲器等。
為什么采用 WCSP？

WCSP 具有許多優(yōu)點(diǎn)，包括封裝尺寸縮小、更低的成本、更高的電氣性能以及比傳統封裝相對簡(jiǎn)單的結構等。相比倒裝片板上組件，WCSP 器件一般不要求倒裝片底層填充。實(shí)際上，已經(jīng)得到證明的是：0.4mm 最小焊球間距和 126 引腳數的 WCSP 器件并不需要使用倒裝片底層填充來(lái)滿(mǎn)足板級可靠性要求。隨著(zhù) WCSP 尺寸和引腳數的不斷增加，這一優(yōu)點(diǎn)也受到了挑戰，但如果使用了正確的協(xié)同設計策略這種優(yōu)點(diǎn)仍然可以保留。由于 WCSP向 0.3mm 焊球間距轉移，很可能會(huì )要求使用倒裝片底層填充來(lái)確保滿(mǎn)足板級可靠性要求。盡管擁有很多優(yōu)勢，但也存在眾多挑戰——最明顯的便是可靠性和設計挑戰。
挑戰

相當多的研究已經(jīng)幫助克服了這些挑戰，而 WCSP 封裝已在許多新的器件類(lèi)型和應用得到應用。除可靠性和設計挑戰以外，其他主要的挑戰還包括測試和晶圓處理。未來(lái)的一些機遇（包括 3D/TSV）將帶來(lái)更多的挑戰，從而需要創(chuàng )新型解決方案。

板級可靠性。一般而言，板級可靠性 (BLR) 測試包括溫度周期變化、壓降測試和彎曲測試。但是了解對組件應用可靠性的影響也很重要，包括使用實(shí)例和貼裝結構（貼裝至印刷線(xiàn)路板 (PWB) 層壓板模塊還是陶瓷模塊）。焊盤(pán)過(guò)孔和非焊盤(pán)過(guò)孔混合結構使用的一些模塊應用在獲得 BLR 方面最為困難。但是，我們可以使用一些協(xié)同設計策略來(lái)提高 BLR 性能，包括層疊結構、智能焊球數量減少以及獨特的重新分布層 (RDL) 設計。

由于移動(dòng)設備廠(chǎng)商壓低其印刷電路板 (PCB) 上無(wú)源組件的高度，半導體供應商也同步降低了封裝高度。結果，隨著(zhù)焊料基準距的減小，板級溫度周期性能也被降低，因為硅和 PCB 材料之間熱膨脹的錯配系數。在低引腳數模擬器件中，例如：音頻放大器等，這些整體應力并不是一個(gè)大問(wèn)題。但是，隨著(zhù)器件功能增加以及更多組件集成到同一塊硅片中，最遠焊球 DNP（到中性點(diǎn)的距離）會(huì )更大，從而增加 BLR 風(fēng)險。