TS201在數字信號處理設計中的應用

0 引言

當前信號處理的發(fā)展趨勢是可重構、可擴展的通用信號處理系統。即通過(guò)靈活的軟件編程來(lái)適應處理問(wèn)題的變化和算法的發(fā)展，通過(guò)簡(jiǎn)單的硬件擴展來(lái)適應規模處理的變化，以提高信號處理系統的可編程能力和升級能力。而采用具備強大處理能力的ADSP-TS201S芯片可以對大量的數據作實(shí)時(shí)處理。TS201S可在600 MHz的內核時(shí)鐘下完成每秒48億次乘累加(MAC)運算和每秒36億次浮點(diǎn)運算(FLOP)，具有比同類(lèi)處理器高出50％～100％的處理能力。它內部集成了24 MB的存儲器，其片內大存儲量與高達33.6 Gb/s的內部帶寬是提高性能的關(guān)鍵。TS201S的外部64位數據總線(xiàn)和32位地址總線(xiàn)時(shí)鐘最高可達125 MHz。

本文通過(guò)GA3816、FPGA和DSP構建了一個(gè)高速、通用、可擴展的多功能信號處理平臺，該信號處理平臺經(jīng)過(guò)動(dòng)態(tài)配置GA3816處理芯片可實(shí)現一些信號處理領(lǐng)域常用的運算，也可以通過(guò)對DSP、FPGA芯片的編程來(lái)實(shí)現一些其它算法，所以該平臺能夠廣泛的應用于信號處理等領(lǐng)域。

1 系統設計

1.1 系統硬件結構

本通用信號處理平臺主要由雙TS201、雙stratix系列FPGA和雙GA3816處理器構成，同時(shí)使用了一些RAM、FLASH和SDRAM器件來(lái)存儲系統中的數據和程序。系統與外部進(jìn)行通信的接口主要采用CPCI總線(xiàn)接口。本設計采用DSP結合FPGA的方式。這種方式最大的優(yōu)點(diǎn)就是結構靈活，有較強的通用性，適合模塊化設計，并能夠提高效率，同時(shí)，其開(kāi)發(fā)周期較短，系統容易維護和擴展，所以，這種結構目前比較流行。圖1是該系統的結構框圖。





1.2 系統功能

此信號處理板的體系結構可以概括為三個(gè)處理陣列、兩條板級接口總線(xiàn)和一條板內總線(xiàn)。三個(gè)處理陣列指的是GA3816處理陣列、DSP處理陣列和FPGA處理陣列。兩條板級接口總線(xiàn)是指CP-CI總線(xiàn)和用戶(hù)自定義總線(xiàn)。一條板內總線(xiàn)是指DSP總線(xiàn)。

用戶(hù)自定義總線(xiàn)可由兩個(gè)DSP處理器的兩個(gè)鏈路口和一組由FPGA引出的備份信號線(xiàn)構成，包括時(shí)鐘線(xiàn)、控制線(xiàn)和數據線(xiàn)。該總線(xiàn)可以針對不同應用環(huán)境，由用戶(hù)自己根據需要加以定義。DSP和FPGA通過(guò)自定義總線(xiàn)與外部系統進(jìn)行通信，而DSP通過(guò)鏈路口可以與外部系統實(shí)現程序加載以及數據互傳，FPGA則通過(guò)備份信號線(xiàn)實(shí)現與外部系統的數據傳輸。

DSP總線(xiàn)主要是為DSP處理陣列提供一條內部互聯(lián)和與FPGA處理陣列互聯(lián)的通道。通過(guò)這條總線(xiàn)，DSP1和DSP2可以相互共享存儲空間，并且二者可通過(guò)此總線(xiàn)共享板上的FLASH存儲器和SDRAM，并分別將二者作為自己的程序存儲器和內存擴展。系統復位后，DSP通過(guò)FLASH進(jìn)行程序加載。

目前，PCI總線(xiàn)接口的設計有兩種方法，一種是利用專(zhuān)用的PCI接口芯片來(lái)設計。另一種是利用FPGA可編程器件進(jìn)行設計。由于用FPGA比較復雜，開(kāi)發(fā)難度較大。為此，本系統將PCI控制器軟核嵌入到FPGA中，從而控制本板對外的CPCI總線(xiàn)。本板則通過(guò)CPCI總線(xiàn)或自定義總線(xiàn)接收待處理的數據，并在FPGA巾對將待處理數據分配給GA3816處理通道和DSP處理通道。當這兩個(gè)處理通道的處理結果反送到FPGA后，義在FP-GA中進(jìn)行數據交換或者通過(guò)CPCI總線(xiàn)作為本板級處理器的輸出。此外，兩片FPGA中也有大量的硬件資源，可以針對不同應用場(chǎng)合，通過(guò)固件編程使其成為專(zhuān)用處理器，或組成FPGA處理陣列。而兩個(gè)FPGA器件之間的64位雙向信號線(xiàn)則可以使兩個(gè)FPGA器件之間的數據傳輸更為方便和快捷。

系統中的兩個(gè)RAM器件可分別直接和兩個(gè)FPGA器件進(jìn)行通信，并可通過(guò)FPGA分別作為兩個(gè)GA3816處理陣列的片外存儲器，也可作為板上的程序或者數據緩存。因為對于一般的運算來(lái)說(shuō)，GA3816的處理速度要高于TS201的處理速度(對于1024點(diǎn)的復數FFT運算來(lái)說(shuō)，GA3816的速度為12.8μs，而主頻為300 MHz的TS201則為32.78μs)，所以在系統所需實(shí)現的功能中，如果GA3816芯片可以實(shí)現就直接用它來(lái)實(shí)現(如FFT、FIR等)，GA3816不能實(shí)現的功能則可根據需要在TS201和FPGA中編程實(shí)現。在FPGA中對GA3816芯片進(jìn)行配置可以實(shí)現GA3816的不同處理功能以及運算模式，從而滿(mǎn)足不同應用場(chǎng)合中GA3816芯片的不同數據處理功能。

1.3 時(shí)鐘模塊

ADSP TS201S的系統輸入時(shí)鐘SCLK同時(shí)也是TS201S的外部接口時(shí)鐘，為與外部器件兼容，SCLK不應取得太高。一般可取內核時(shí)fCCLK為fSCLK與SCLKRAT的積，P-BUS的工作時(shí)鐘fSOCCLK為fCCLK／2，鏈路口時(shí)鐘fLxCLK為fCCLK／CR(CR為L(cháng)CTLxREGlSTER的設置值)，若SPD位設置為100，則取fLxCLK=fCCLK／4。這樣，將時(shí)鐘信號再經(jīng)過(guò)時(shí)鐘驅動(dòng)后分別送入兩個(gè)FPGA，再由FPGA的鎖相環(huán)進(jìn)行倍頻或者分頻就可得到DSP、SDRAM、GA3816和RAM所需要的時(shí)鐘信號。

GA3816和RAM的時(shí)鐘信號可由FPGA直接提供，DSP和SDRAM的時(shí)鐘信號則由FPGA提供的時(shí)鐘通過(guò)一個(gè)時(shí)鐘驅動(dòng)器來(lái)供給。設計時(shí)應盡可能的使時(shí)鐘線(xiàn)等長(cháng)的到達器件，這樣可以減少時(shí)鐘偏移，從而使DSP和SDRAM之間能夠更好的通信。因為時(shí)鐘信號是非常敏感的信號，所以要盡量的減少反射和串擾。在時(shí)鐘信號線(xiàn)上串接適當的匹配電阻可以有效的減少反射，而減少串擾則需要在時(shí)鐘走線(xiàn)周?chē)舫鲱~外的空間，或者把時(shí)鐘線(xiàn)單獨放在兩個(gè)地平面層中間的一層，這樣可以使時(shí)鐘的信號完整性得到有效的改善。

1.4 電源模塊

stratix和GA3816的核電源電壓分別為1.5 V和1.8 V，3.3 V為I／O電源，ADSP-TS201S的三種電源如表1所列。本設計中所需的四種電壓都是從外部輸入的5 V電源轉換而成的，轉換芯片選用TI公司的TPS54350器件。





由于電源層無(wú)法單獨消除線(xiàn)路噪音，所以通常需要借助旁路電容來(lái)進(jìn)行濾波。一般情況下，將1～10μF電容放置在電路板的電源輸入端可濾除板外產(chǎn)生的低頻信號；而將0.01～0.1μF電容放置在電路板的每個(gè)有源器件的電源引腳和接地引腳上，則可濾除電路板上有源器件產(chǎn)生的高頻率的噪聲諧波。但是，任何一種電容的濾波頻率范圍都是有限的，所以通常采用大小電容并聯(lián)的方式來(lái)擴展其有效的濾波頻率范圍。

1.5 復位模塊

ADSP TS201S的復位信號較ADSP TS101S更簡(jiǎn)單，它可以采用較簡(jiǎn)單的上電復位方式，即要求電源正常后保持RST_IN為低2 ms以上，并在RST_IN有效之前使SCLK運行2 ms。上電復位相對于正常復位來(lái)說(shuō)要復雜一些。在FPGA中實(shí)現TS201的復位和時(shí)序控制，可使TS201正常工作。圖2為T(mén)S201上電復位穩定后的仿真波形。圖中，sclk為8 MHz時(shí)鐘(由TS201的SCLK時(shí)鐘分頻得到)，rst為正常復位信號，power為上電復位信號，enable為復位后系統穩定的輸出信號，reset為T(mén)S200的復位輸出信號。

2 調試結果

圖3為調試過(guò)程中通過(guò)邏輯分析儀采集到的TS201向FPGA內部雙口RAM寫(xiě)數據時(shí)的波形圖，采用雙口RAM是由于雷達信號總是以幀的方式進(jìn)行處理，在處理第一幀的數據時(shí)，輸出前一幀的數據，這樣的數據訪(fǎng)問(wèn)方式可避免發(fā)生沖突。為了能夠正確的讀寫(xiě)雙口RAM，這里的DSP訪(fǎng)問(wèn)雙口RAM采用的是慢速協(xié)議，即當內部RAM的片選信號和TS201的寫(xiě)信號都為低時(shí)，將TS201內部的數據正確的寫(xiě)入到FPGA的內部雙口RAM里。由于測試針的數目有限，所以，圖中只顯示了TS201的低8位地址線(xiàn)和低9位數據線(xiàn)，而RAM則只顯示了低8位的數據線(xiàn)。




3 結束語(yǔ)

本文介紹了基于TS201的高速信號處理系統的硬件設計以及實(shí)現方法，著(zhù)重考慮了系統的高速、實(shí)時(shí)和通用性，同時(shí)充分發(fā)揮了GA3816處理器的優(yōu)勢。由于結合了DSP和FPGA的強大可編程和處理能力，因此，該信號處理系統能夠廣泛的應用于語(yǔ)音及圖像處理、通信、雷達、導航、電子對抗等信號處理領(lǐng)域。