10位逐次逼近型A/D轉換器的芯片設計

1 引言

A/D轉換器是模擬系統與數字系統接口的關(guān)鍵部件，可以將需要測量的模擬信號精確地轉換成數字量信號。一旦以數字形式出現，就能簡(jiǎn)單而準確地對其進(jìn)行處理，從而提取出有用的信息。

現代電子系統中，模數轉換器（ADC）已經(jīng)成為一個(gè)相當重要的電路單元。很多控制類(lèi)芯片（MCU）和信號處理芯片（DSP）都盡量在片內集成模數轉換器。因此，基于嵌入應用的模數轉換器的設計對于實(shí)現單芯片系統時(shí)很有價(jià)值的。

因逐次逼近型的模數轉換器中只使用一個(gè)比較器，芯片占用的面積很小。在速度要求不高的場(chǎng)合，具有很高的性?xún)r(jià)比[1]。

本設計的側重點(diǎn)是優(yōu)化內部單元電路結構，以提高精度和轉換速率。作者基于0.6μm數字CMOS工藝，設計和實(shí)現了采樣頻率達3MHz、10位精度、內部采用雙時(shí)鐘結構的逐次逼近型模數轉換器。與其相應的單時(shí)鐘方式相比，能夠在不影響轉換精度的前提下提高ADC的轉換速度。

2電路設計與分析

2.1 轉換器的整體結構設計

逐次逼近型A/D轉換器的工作原理圖如圖1，包括比較器，D／A轉換器，逐次逼近寄存器，時(shí)序產(chǎn)生及數字控制邏輯電路。根據逐次逼近的時(shí)間要求，時(shí)序產(chǎn)生電路可產(chǎn)生變換頻率的時(shí)鐘，提供給數字控制邏輯電路。數字控制邏輯電路控制著(zhù)整個(gè)模數轉換的過(guò)程，根據比較器的輸出結果依次序確定逐次逼近寄存器中數字各碼元的值。
對于逐次逼近型ADC來(lái)說(shuō)，其轉換誤差主要由內部DAC轉換誤差、比較器失調、帶寬限制以及輸入噪聲產(chǎn)生。而其中內部DAC電路設計得好壞對整個(gè)ADC的轉換精度起著(zhù)關(guān)鍵性的作用。

2.2 D/A轉換器的設計

D/A轉換器的結構有很多種，分為電壓定標、電荷定標、電流定標等。不同結構的D/A轉換器在性能上是有差異的。單純采用一種定標方式，需要有很高的匹配精度，否則很難實(shí)現高精度轉換。

本設計中的D/A轉換器采用高位電荷定標、低位電壓定標的方法。其原理框圖如圖2所示。
此種結構的DAC，其微分非線(xiàn)性、積分非線(xiàn)性與匹配容許公差的關(guān)系可由方程(1)、(2)表示，其中，M表示高位的位數，N為總的位數。

(1)(2)

采用二進(jìn)制加權的電容器陣列完成高五位定標，電阻串完成低五位定標的電路結構，要使得DNL和INL均要小于0.8，則要求匹配的容差ΔR/R≤2.58％，ΔC/C≤0.0756％。由結果可以看出，這種DAC結構，對電容的匹配特性要求較電阻要高一些。但是最大和最小的電容之比不是很大，為16倍，因而，能在實(shí)際的版圖繪制時(shí)，采用電容共中心對稱(chēng)的設計，盡可能滿(mǎn)足其匹配性的要求。

2.3 比較器的設計

比較器在模數轉換器中是不可缺少的重要單元。通常我們比較關(guān)心比較器的傳播延時(shí)、分辨度、以及共模輸入范圍等。在實(shí)際的比較器設計中，為了滿(mǎn)足整個(gè)電路的精度和速度的要求，采用兩級差分放大器作為前置放大，最后采用一級差分輸入的自偏壓差分放大器將比較結果輸出。為了消除比較器的失調電壓，在兩級放大器的輸入端采用電容進(jìn)行耦合。這種結構降低了輸入電壓失調的影響，提高了比較器的分辨性能[2]。其電路結構如圖3所示。

當FB和Reset開(kāi)關(guān)閉合時(shí)，標記為Cvi的電容將每一級放大器的輸入端自動(dòng)置零。輸入電壓通過(guò)電容C1和C2加到第一級比較器。

比較器中，A1和A2兩個(gè)差動(dòng)放大器采用圖4所示的電路結構。M1和M2組成輸入差分對，M3，M5，M4和M6組成帶有正反饋的負載，以提高電路增益。 M3和M4的跨導要比M5和M6的跨導小，使這個(gè)電路結構成為弱正反饋電路，并且以之構成二級正反饋電路，其后再跟一級跟隨器輸出[2]。M7和M10是電流放大級，M8，M9，M11和M12組成第二級帶正反饋的負載，而M14，M15，M16和M17則組成兩個(gè)跟隨器輸出級[3]。

比較器的最后一級是差分輸入的自偏壓差分放大器，電路如圖5所示。當正相輸入電壓Vin+增加時(shí)，M1和 M3的漏極電壓降低，使得M6導通，產(chǎn)生的電流經(jīng)M4到漏極輸出端，輸出高電平。在上述過(guò)程中，M5的電流幾乎為零；當Vin+的電壓降低時(shí)，M5導通，由M2和M5形成電流沉，輸出低電平。電壓比較的結果最終經(jīng)M7和M8驅動(dòng)后從Vout輸出，送到移位寄存器。

2.4 時(shí)鐘及數字控制電路的設計

傳統的逐次逼近型模數轉換，N位字的轉換時(shí)間為N個(gè)時(shí)鐘周期。一旦所加的時(shí)鐘信號確定，單次轉換的時(shí)間也就確定了。但是，頻率過(guò)快的時(shí)鐘信號也將導致轉換精度降低。

采用分壓式和電荷分布式相結合的混合式結構，轉換器在進(jìn)行高五位和低五位比較時(shí)所需要的時(shí)間是不相同的。在進(jìn)行高五位逼近的時(shí)候，是由輸入電壓或者參考電壓對電容進(jìn)行充放電，等效時(shí)間常數較小，所需的時(shí)間較短；而進(jìn)行低五位逼近時(shí)，是通過(guò)電阻串的節點(diǎn)對電容充放電，等效時(shí)間常數較大，時(shí)間較長(cháng)。如果要提高電路的響應速度，就需要減小電阻或者電容值。這樣的做法常會(huì )增加芯片的功率消耗和降低匹配精度。如采用單一頻率的時(shí)鐘，則首先要滿(mǎn)足較慢的低五位轉換時(shí)的時(shí)間要求，這就會(huì )形成高五位在逼近時(shí)的“等待”狀態(tài)，限制了模數轉換的速度。

針對上述問(wèn)題，本文提出了A/D轉換器內部工作采用雙時(shí)鐘的設計。通過(guò)時(shí)序及數字控制邏輯電路，給高五位和低五位的逼近過(guò)程分別提供相應的時(shí)鐘信號，從而減少總體轉換時(shí)間。如圖6所示，外部時(shí)鐘clk經(jīng)過(guò)四分頻，得到一個(gè)低頻的時(shí)鐘信號f1以供選擇。內部電路在進(jìn)行逐次逼近轉換的時(shí)候，產(chǎn)生select信號來(lái)選擇所需要的時(shí)鐘信號。所選的時(shí)鐘信號經(jīng)過(guò)整形電路后送至內部使用。采用雙時(shí)鐘的電路結構，在實(shí)現相同的轉換精度前提下，轉換速率可以有很大的提高。

3 電路的仿真分析及芯片實(shí)現

在Cadance的模擬電路仿真環(huán)境中，作者使用上華0.6μm 工藝的器件模型對電路性能進(jìn)行了仿真分析。結果表明，采用雙時(shí)鐘電路結構，可以在不影響轉換精度的前提下，提高模數轉換器的工作速度。

圖7是單次模數轉換過(guò)程的仿真波形。其中，cp是外部電路送入轉換器的系統時(shí)鐘；clk信號是由內部電路產(chǎn)生的變頻時(shí)鐘；net_in信號和dac信號波形反映了轉換器的逐次逼近過(guò)程；comp信號是比較器的結果輸出。圖中，comp信號輸出的波形代表二進(jìn)制數字量是1010101010。從圖中可以看出，整個(gè)轉換過(guò)程使用到了兩種時(shí)鐘：高五位逼近速度快，相應地選用高頻的時(shí)鐘；低五位逼近速度較慢，選用低頻時(shí)鐘。在雙時(shí)鐘工作時(shí)，較好地考慮了高五位和低五位在轉換時(shí)間上的差異，提高了整個(gè)ADC芯片的工作速度。

圖8是模數轉換器的連續工作的仿真波形。其中，Vin是輸入到模數轉換器的25kHz、振幅1V的正弦波信號，波形dac是模數轉換后的數字結果對應的模擬量?？紤]到模數轉換器的轉換需要一定的時(shí)間，所以，兩個(gè)信號的對比是通過(guò)信號的平移得到的。從仿真的結果看出，模數轉換器工作良好。

在版圖設計的時(shí)候，考慮到ADC芯片屬于數?；旌想娐?，要減小數字電路對模擬電路的干擾，提高整個(gè)ADC芯片的抗噪聲性能。解決方法是將兩種電路盡量遠離，以及在敏感的模擬電路周?chē)由媳Ｗo環(huán)[4]。在模擬電路板圖的繪制時(shí)，更要仔細考慮元件在電路中的作用，以及元件間的匹配性問(wèn)題，在走線(xiàn)的時(shí)候也要減少信號線(xiàn)之間的串擾。對于元件匹配性要求高的元件，我們采用了共中心的版圖畫(huà)法，盡量減少器件失調。
作者設計的10位逐次逼近型ADC在無(wú)錫華晶上華0.6μm 、雙多晶硅、雙金屬層CMOS工藝上流片實(shí)現。ADC的芯片照片如圖9所示。芯片總面積為1.9 mm×1.7mm。其內部核心電路的面積為0.8 mm×1.0mm。

4 結果與結論

流片加工完成后，對實(shí)際的模數轉換器進(jìn)行了測試。芯片在單一電源5V下工作，模擬電壓輸入范圍是0~5V。在采樣頻率為3MHz的條件下工作時(shí)，ADC的功率消耗為35mW，其積分非線(xiàn)性（INL）和微分非線(xiàn)性（DNL）均小于0.8LSB。所設計的ADC轉換器，已作為嵌入式單元模塊用于上海大學(xué)微電子中心設計完成的定頻空調控制芯片中，并已得到預期的結果。
本文針對內部采用混合式DAC結構的模數轉換器，設計了具有變換頻率功能的時(shí)鐘電路結構，為調整和優(yōu)化此類(lèi)逐次逼近型ADC提供了一個(gè)可參考的方法。該方法較好地處理了比較過(guò)程中逼近時(shí)間不一致的問(wèn)題，通過(guò)減少高五位逼近時(shí)的“等待”時(shí)間，提高整體轉換的速度。由于逐次逼近型ADC的功耗小、性?xún)r(jià)比高，在中等精度、中等轉換速度的場(chǎng)合具有著(zhù)良好的應用前景。