印刷電路板（PCB）的電磁兼容設計

　　印刷線(xiàn)路板的過(guò)孔大約引起0.5pF的電容。一個(gè)集成電路本身的封裝材料引入2~6pF電容。一個(gè)線(xiàn)路板上的接插件，有520nH的分布電感。一個(gè)雙列直插的24引腳集成電路插座，引入4~18nH的分布電感。

　　這些小的分布參數對于運行在較低頻率下的微控制器系統是可以忽略不計的；而對于高速系統必須予以特別注意。

　　下面便是避免PCB布線(xiàn)分布參數影響而應該遵循的一般要求：

　　(1)增大走線(xiàn)的間距以減少電容耦合的串擾；

　　(2)平行地布電源線(xiàn)和地線(xiàn)以使PCB電容達到最佳；

　　(3)將敏感的高頻線(xiàn)布在遠離高噪聲電源線(xiàn)的地方以減少相互之間的耦合；

　　(4)加寬電源線(xiàn)和地線(xiàn)以減少電源線(xiàn)和地線(xiàn)的阻抗。

　　3.2分割：

　　分割是指用物理上的分割來(lái)減少不同類(lèi)型線(xiàn)之間的耦合，尤其是通過(guò)電源線(xiàn)和地線(xiàn)的耦合。

　　圖2給出了用分割技術(shù)將4個(gè)不同類(lèi)型的電路分割開(kāi)的例子。在地線(xiàn)面，非金屬的溝用來(lái)隔離四個(gè)地線(xiàn)面。L和C作為板子上的每一部分的過(guò)濾器，減少不同電路電源面間的耦合。高速數字電路由于其更高的瞬時(shí)功率需求而要求放在靠近電源入口處。接口電路可能會(huì )需要抗靜電放電(ESD)和暫態(tài)抑制的器件或電路來(lái)提高其電磁抗擾性，應獨立分割區域。對于L和C來(lái)說(shuō)，最好不同分割區域使用各自的L和C,而不是用一個(gè)大的L和C,因為這樣它便可以為不同的電路提供不同的濾波特性。

　　圖2:PCB地線(xiàn)分割

　　3.3基準面的射頻電流抑制：

　　不管是對多層PCB的基準接地層還是單層PCB的地線(xiàn)，電流的路徑總是從負載回到電源。返回通路的阻抗越低，PCB的電磁兼容性能越好。由于流動(dòng)在負載和電源之間的射頻電流的影響，長(cháng)的返回通路將在彼此之間產(chǎn)生射頻耦合，因此返回通路應當盡可能的短，環(huán)路區域應當盡可能的校

　　3.4布線(xiàn)分離：

　　布線(xiàn)分離的作用是將PCB同一層內相鄰線(xiàn)路之間的串擾和噪聲耦合最小化。

　　所有的信號(時(shí)鐘，視頻，音頻，復位等等)在線(xiàn)與線(xiàn)。邊沿到邊沿間應在空間上遠離。為了進(jìn)一步的減小電磁耦合，將基準地布放在關(guān)鍵信號附近或之間以隔離其他信號線(xiàn)上產(chǎn)生的或信號線(xiàn)相互之間產(chǎn)生的耦合噪聲。

　　3.5電源線(xiàn)設計：

　　根據印制線(xiàn)路板電流的大小，盡量加粗電源線(xiàn)寬度，減少環(huán)路電阻。同時(shí)。使電源線(xiàn)。地線(xiàn)的走向和數據傳遞的方向一致，這樣有助于增強抗噪聲能力。

　　3.6抑制反射干擾與終端匹配：

　　圖3:常用終端匹配方法

　　圖4:時(shí)鐘信號的匹配

　　為了抑制出現在印制線(xiàn)終端的反射干擾，除了特殊需要之外，應盡可能縮短印制線(xiàn)的長(cháng)度和采用慢速電路。必要時(shí)可加終端匹配。終端匹配方法比較多，常見(jiàn)終端匹配方法見(jiàn)圖3所示。根據經(jīng)驗，對一般速度較快的TTL電路，其印制線(xiàn)條長(cháng)于10cm以上時(shí)就應采用終端匹配措施。匹配電阻的阻值應根據集成電路的輸出驅動(dòng)電流及吸收電流的最大值來(lái)決定。時(shí)鐘信號較多采用串聯(lián)匹配，見(jiàn)圖4所示。

　　3.7保護與分流線(xiàn)路：

　　在時(shí)鐘電路中，局部去耦電容對于減少沿著(zhù)電源干線(xiàn)的噪聲傳播有著(zhù)非常重要的作用。但是時(shí)鐘線(xiàn)同樣需要保護以免受其他電磁干擾源的干擾，否則，受擾時(shí)鐘信號將在電路的其他地方引起問(wèn)題。

　　設置分流和保護線(xiàn)路是對關(guān)鍵信號(比如：對在一個(gè)充滿(mǎn)噪聲的環(huán)境中的系統時(shí)鐘信號)進(jìn)行隔離和保護的非常有效的方法。PCB內的分流或者保護線(xiàn)路是沿著(zhù)關(guān)鍵信號的線(xiàn)路兩邊布放隔離保護線(xiàn)。保護線(xiàn)路不僅隔離了由其他信號線(xiàn)上產(chǎn)生的耦合磁通，而且也將關(guān)鍵信號從與其他信號線(xiàn)的耦合中隔離開(kāi)來(lái)。

　　分流線(xiàn)路和保護線(xiàn)路之間的不同之處在于分流線(xiàn)路不必兩端端接(與地連接),但是保護線(xiàn)路的兩端都必須連接到地。為了進(jìn)一步的減少耦合，多層PCB中的保護線(xiàn)路可以每隔一段就加上到地的通路。

　　3.8局部電源和IC間的去耦：

　　在直流電源回路中，負載的變化會(huì )引起電源噪聲。例如在數字電路中，當電路從一個(gè)狀態(tài)轉換為另一種狀態(tài)時(shí)，就會(huì )在電源線(xiàn)上產(chǎn)生一個(gè)很大的尖峰電流，形成瞬變的噪聲電壓。局部去耦能夠減少沿著(zhù)電源干線(xiàn)的噪聲傳播。連接著(zhù)電源輸入口與PCB之間的大容量旁路電容起著(zhù)一個(gè)低頻騷擾濾波器的作用，同時(shí)作為一個(gè)電能貯存器以滿(mǎn)足突發(fā)的功率需求。此外，在每個(gè)IC的電源和地之間都應當有去耦電容，這些去耦電容應該盡可能的接近IC引腳，這將有助于濾除IC的開(kāi)關(guān)噪聲。

　　配置去耦電容可以抑制因負載變化而產(chǎn)生的噪聲，是印制線(xiàn)路板的可靠性設計的一種常規做法，配置原則如下：

　　(1)電源輸入端跨接10~100μF的電解電容器。如有可能，接100μF以上的更好。

　　(2)原則上每個(gè)集成電路芯片都應布置一個(gè)0.01μF的瓷片電容，如遇印制板空隙不夠，可每4~8個(gè)芯片布置一個(gè)1~10μF的鉭電容。這種器件的高頻阻抗特別小，在500kHz～20MHz范圍內阻抗小于1Ω，而且漏電流很小(0.5μA以下)。最好不用電解電容，電解電容是兩層溥膜卷起來(lái)的，這種結構在高頻時(shí)表現為電感。

　　(3)對于抗噪能力弱。關(guān)斷時(shí)電源變化大的器件，如RAM.ROM存儲器件，應在芯片的電源線(xiàn)和地線(xiàn)之間直接接入高頻退耦電容。

　　(4)電容引線(xiàn)不能太長(cháng)，尤其是高頻旁路電容不能有引線(xiàn)。

　　去耦電容值的選取并不嚴格，可按C=1/f計算：即10MHz取0.1μF。對微控制器構成的系統，取0.1~0.01μF之間都可以。好的高頻去耦電容可以去除高到1GHz的高頻成份。陶瓷片電容或多層陶瓷電容的高頻特性較好。

　　此外，還應注意以下兩點(diǎn)：

　　(1)在印制板中有接觸器。繼電器。按鈕等元件時(shí)．操作它們時(shí)均會(huì )產(chǎn)生較大火花放電，必須采用RC吸收電路來(lái)吸收放電電流。一般R取1~2kΩ，C取2.2~4.7μF。

　　(2) CMOS的輸入阻抗很高，且易受感應，因此在使用時(shí)對不用端要通過(guò)電阻接地或接正電源。

　　圖5:拐角設計

　　3.9布線(xiàn)技術(shù)：

　　3.9.1過(guò)孔

　　過(guò)孔一般被使用在多層印制線(xiàn)路板中。當是高速信號時(shí)，過(guò)孔產(chǎn)生1到4nH的電感和0.3到0.5pF的電容。因此，當鋪設高速信號通道時(shí)，過(guò)孔應該被保持絕對的最少。對于高速的并行線(xiàn)(如地址和數據線(xiàn)),如果層的改變是不可避免，應該確保每根信號線(xiàn)的過(guò)孔數一樣。

　　3.9.2 45度角的路徑

　　圖6:短截線(xiàn)

　　與過(guò)孔相似，直角的轉彎路徑應該被避免，因為它在內部的邊緣能產(chǎn)生集中的電常該場(chǎng)能耦合較強噪聲到相鄰路徑，因此，當轉動(dòng)路徑時(shí)全部的直角路徑應該采用45度。圖5是45度路徑的一般規則。

　　3.9.3短截線(xiàn)

　　如圖6所示短截線(xiàn)會(huì )產(chǎn)生反射，同時(shí)也潛在增加輻射天線(xiàn)的可能。雖然短截線(xiàn)長(cháng)度可能不是任何系統已知信號波長(cháng)的四分之一整數，但是附帶的輻射可能在短截線(xiàn)上產(chǎn)生振蕩。因此，避免在傳送高頻率和敏感的信號路徑上使用短截線(xiàn)。

　　3.9.4樹(shù)型信號線(xiàn)排列

　　雖然樹(shù)型排列適用于多個(gè)PCB印制線(xiàn)路板的地線(xiàn)連接，但它帶有能產(chǎn)生多個(gè)短截線(xiàn)的信號路徑。因此，應該避免用樹(shù)型排列高速和敏感的信號線(xiàn)。