適用于12 bit流水線(xiàn)ADC采樣保持電路的設計
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2.2 采樣開(kāi)關(guān)的設計
2.2.1 開(kāi)關(guān)類(lèi)型的選取
在采樣保持電路中，開(kāi)關(guān)的性能對電路有著(zhù)非常重要的影響。因此對于圖1中的開(kāi)關(guān)作了詳細設計。在電路設計時(shí)，考慮到性能和功耗的優(yōu)化，在對性能沒(méi)有明顯影響時(shí)，盡可能采用簡(jiǎn)單電路，否則以性能為主。圖1中SW2和SW3處的開(kāi)關(guān)主要用于連接到共模參考電壓，短接輸入端，短接輸出端，對其性能要求不是很高，故采用簡(jiǎn)單的NMOS開(kāi)關(guān)和CMOS互補型開(kāi)關(guān)。在SWl處由于采樣開(kāi)關(guān)線(xiàn)性度對電路采樣相的線(xiàn)性性能影響最大，如果用一個(gè)簡(jiǎn)單的NMOS開(kāi)關(guān)，當輸入信號電壓變化時(shí)，其導通電阻也隨之變化，這在實(shí)際工作中會(huì )引起較大的誤差。而CMOS開(kāi)關(guān)其導通電阻雖有所減小，但隨輸入信號的變化，其柵-源電壓會(huì )隨之改變，因此信號仍有失真，所以本文采用了一種線(xiàn)性度更好的柵壓自舉開(kāi)關(guān)。
2.2.2 開(kāi)關(guān)參數設計
由于小尺寸的開(kāi)關(guān)會(huì )帶來(lái)大的導通電阻，嚴重影響電路的速度，而大尺寸的開(kāi)關(guān)則會(huì )引入非常大的饋通電容，對前級造成明顯的影響。在本電路中，NMOS開(kāi)關(guān)的W／L為12／1時(shí)仿真性能最好；對于CMOS互補型開(kāi)關(guān)，其導通電阻的線(xiàn)性度受p管和n管的寬長(cháng)比比例影響。所以要對管子的寬長(cháng)比進(jìn)行優(yōu)化。經(jīng)過(guò)仿真發(fā)現，在本電路中，當PMOS和NMOS的寬度比為2.8／1時(shí)，導通電阻Ron在整個(gè)工作范圍內變化最小，線(xiàn)性度最好。柵壓自舉開(kāi)關(guān)的電路結構如圖3所示。它由時(shí)鐘倍增電路、傳輸管和柵-源電壓控制電路組成。由于傳輸管M1的柵-源電壓Vgs恒定為VDD，因此自舉開(kāi)關(guān)的導通電阻Ron較小，且基本恒定，線(xiàn)性度較好。圖4為輸入正弦信號時(shí)，開(kāi)關(guān)傳輸管M1的Vgs仿真波形，從圖中可以看出，其Vgs基本不變，由于受M1柵上的寄生電容的影響，柵源電壓略小于VDD。
3 運算放大器(OTA)的設計
OTA是采樣保持電路的核心，它決定了該采樣保持電路的精度和建立時(shí)間。由于該采樣保持電路運用于12 bit 20 MHz流水線(xiàn)ADC，則要求該放大器的輸出在25 ns的建立時(shí)間內穩定在最終值0.012％。如果將OTA設為單極點(diǎn)放大器，則可估算出OTA的直流增益最好能達到84 dB以上，單位增益帶寬必須大于72 MHz。為了能達到較好的性能，一般都留有一定的余量，因此實(shí)際上設計中要比這些值大很多?？紤]到普通一級運放的增益不夠高；兩級運放則速度上又達不到，故本文采用增益增強的折疊式共源共柵運放。
本文采用的放大器為如圖5所示的帶有A1和A2兩個(gè)輔助放大器的增益增強型折疊式共源共柵放大器。從工程設計角度考慮，采用統一模塊化可簡(jiǎn)化設計過(guò)程，減少設計出錯的可能性。因此輔助放大器也采用折疊式共源共柵結構，所有偏置電壓都由一個(gè)偏置電路產(chǎn)生，并取偏置電流為主運放的1／10，以減小功耗。其中，Al以NMOS管作為輸入端，A2以PMOS管作為輸入端?？紤]到這兩個(gè)運放的直流輸出是為主運放的M7，M8，M9，M10提供直流偏置，不需要大范圍的波動(dòng)，因此采用一種簡(jiǎn)單實(shí)用的共模反饋。另外，輔助放大器的單位增益帶寬至少與主放大器的帶寬相等，稍大則穩定時(shí)間會(huì )更短一些，因此可在其輸出端接電容來(lái)調節帶寬，將其控制在主運放第二極點(diǎn)內的合適位置。主運放則采用連續時(shí)間型共模反饋。
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