適用于12 bit流水線(xiàn)ADC采樣保持電路的設計
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時(shí)間：2010-06-13
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技術(shù)方案與實(shí)用技巧
隨著(zhù)CMOS技術(shù)的迅猛發(fā)展，CMOS圖像傳感器以其高集成度、低功耗、低成本等優(yōu)點(diǎn)，已廣泛用于超微型數碼相機、手機等圖像采集的領(lǐng)域。而流水線(xiàn)模數轉換器以其高速、低功耗、中高精度而被廣泛應用于圖像傳感器的芯片級和列級A／D轉換器中。當前，流水線(xiàn)A／D轉換器比較成熟的國際水平已達到14 bit 10 MHz。國內已流片成功的大多數是10 bit流水線(xiàn)A／D轉換器，因此10 bit以上的高精度流水線(xiàn)A／D轉換器還需要進(jìn)一步研究。在A(yíng)／D轉換器中，采樣保持電路作為其前端最關(guān)鍵的模塊，它的性能直接決定了整個(gè)ADC的性能。
本文采用一種全差分電荷轉移型結構的采樣保持電路，這種結構可以很好地消除與輸入信號無(wú)關(guān)的電荷注入和時(shí)鐘饋通；通過(guò)底極板采樣技術(shù)，消除與輸入信號相關(guān)的電荷注入和時(shí)鐘饋通；使用柵壓自舉電路來(lái)消除開(kāi)關(guān)的非線(xiàn)性。同時(shí)采用折疊式增益增強運算放大器，減小由于有限增益和不完全建立帶來(lái)的誤差。該采樣保持電路在5 V電源電壓，20 MS／s采樣頻率下，在輸入信號為奈奎斯特頻率時(shí)，無(wú)雜散動(dòng)態(tài)范圍(SFDR)為76 dB，采樣精度達到0.012％，滿(mǎn)足12 bit精度要求。
1采樣保持電路
圖1為本文設計的采樣保持電路結構，該結構稱(chēng)為電荷轉移型采樣保持電路。
它的工作時(shí)序如圖2所示，clk1和clk2是兩相不交疊時(shí)鐘，控制采樣保持電路分別工作于采樣相和保持相；clkb為clkl的反相。當clk1為高電平時(shí)，電路進(jìn)入采樣相，運放兩個(gè)輸入端被短路，輸入信號存儲在采樣電容Cs上；clk2為高電平時(shí)，電路進(jìn)入保持相，將差分電荷轉移到反饋電容Cf上。
在從采樣相向保持相轉變的過(guò)程中，clklpp，clklp，clkl依次關(guān)斷，實(shí)現了底極板采樣，以減少開(kāi)關(guān)時(shí)鐘饋通和溝道電荷注入的影響；且只有差分電荷轉移到反饋電容Cf上，共模電荷一直保存在采樣電容Cs上。因此，這種結構可以處理共模范圍較大的輸入信號。
2采樣電容、開(kāi)關(guān)的選取和設計
2.1采樣電容的選取
在采樣保持電路中，采樣電容的取值對電路的性能有直接的影響。采樣電容越小，熱噪聲就大，因為熱噪聲主要由電路中的開(kāi)關(guān)導通電阻產(chǎn)生，其方差是開(kāi)關(guān)電容值的函數(σ2thermal≈kT／C，其中k為波爾茲曼常量，T為絕對溫度)，則電路的信噪比(SNR)就降低。如果采樣電容較大，會(huì )使電路的功耗增大，速度變慢，而此時(shí)信噪比主要受量化噪聲的限制，沒(méi)有明顯改善。因此在設計時(shí)，把噪聲限制在一定范圍之內，得到電容的最小值，再犧牲一些功耗和速度，取稍大電容值即可。本文所設計的ADC具有12 bit分辨率，量化范圍為±1 V。如果要求由熱噪聲與量化噪聲所引起的SNR最多能下降1 dB，即需滿(mǎn)足：kT／Cs△2／46.3，△為1 LSB對應的幅度。根據上式算出，采樣電容Cs>0.8 pF，取Cs=Cf=1 pF。
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