高速電路傳輸線(xiàn)效應和信號完整性問(wèn)題分析

隨著(zhù)系統設計復雜性和集成度的大規模提高，電子系統設計師們正在從事100MHZ以上的電路設計，總線(xiàn)的工作頻率也已經(jīng)達到或者超過(guò)50MHZ，有一大部分甚至超過(guò)100MHZ。目前約80% 的設計的時(shí)鐘頻率超過(guò)50MHz，將近50% 以上的設計主頻超過(guò)120MHz，有20%甚至超過(guò)500M。

當系統工作在50MHz時(shí)，將產(chǎn)生傳輸線(xiàn)效應和信號的完整性問(wèn)題；而當系統時(shí)鐘達到120MHz時(shí)，除非使用高速電路設計知識，否則基于傳統方法設計的PCB將無(wú)法工作。因此，高速電路信號質(zhì)量仿真已經(jīng)成為電子系統設計師必須采取的設計手段。只有通過(guò)高速電路仿真和先進(jìn)的物理設計軟件，才能實(shí)現設計過(guò)程的可控性。

傳輸線(xiàn)效應

基于上述定義的傳輸線(xiàn)模型，歸納起來(lái)，傳輸線(xiàn)會(huì )對整個(gè)電路設計帶來(lái)以下效應。
· 反射信號Reflected signals
· 延時(shí)和時(shí)序錯誤Delay Timing errors
· 過(guò)沖(上沖/下沖)Overshoot/Undershoot
· 串擾Induced Noise (or crosstalk)
· 電磁輻射EMI radiation

1 反射信號

在高速電路中,信號的傳輸如上圖所示,如果一根走線(xiàn)沒(méi)有被正確終結(終端匹配)，那么來(lái)自于驅動(dòng)端的信號脈沖在接收端被反射，從而引發(fā)不可預期效應，使信號輪廓失真。當失真變形非常顯著(zhù)時(shí)可導致多種錯誤，引起設計失敗。同時(shí)，失真變形的信號對噪聲的敏感性增加了，也會(huì )引起設計失敗。如果上述情況沒(méi)有被足夠考慮，EMI將顯著(zhù)增加，這就不單單影響自身設計結果，還會(huì )造成整個(gè)系統的失敗。

反射信號產(chǎn)生的主要原因：過(guò)長(cháng)的走線(xiàn)；未被匹配終結的傳輸線(xiàn)，過(guò)量電容或電感以及阻抗失配。

2 延時(shí)和時(shí)序錯誤

信號延時(shí)和時(shí)序錯誤表現為：信號在邏輯電平的高與低門(mén)限之間變化時(shí)保持一段時(shí)間信號不跳變。過(guò)多的信號延時(shí)可能導致時(shí)序錯誤和器件功能的混亂。

通常在有多個(gè)接收端時(shí)會(huì )出現問(wèn)題。電路設計師必須確定最壞情況下的時(shí)間延時(shí)以確保設計的正確性。信號延時(shí)產(chǎn)生的原因：驅動(dòng)過(guò)載，走線(xiàn)過(guò)長(cháng)。

3 過(guò)沖

過(guò)沖來(lái)源于走線(xiàn)過(guò)長(cháng)或者信號變化太快兩方面的原因。雖然大多數元件接收端有輸入保護二極管保護，但有時(shí)這些過(guò)沖電平會(huì )遠遠超過(guò)元件電源電壓范圍，損壞元器件。

4 串擾

串擾表現為在一根信號線(xiàn)上有信號通過(guò)時(shí)，在PCB板上與之相鄰的信號線(xiàn)上就會(huì )感應出相關(guān)的信號，我們稱(chēng)之為串擾。

信號線(xiàn)距離地線(xiàn)越近，線(xiàn)間距越大，產(chǎn)生的串擾信號越小。異步信號和時(shí)鐘信號更容易產(chǎn)生串擾。因此解串擾的方法是移開(kāi)發(fā)生串擾的信號或屏蔽被嚴重干擾的信號。