高速DSP的PCB抗干擾設計技術(shù)

高速系統中，噪聲干擾的產(chǎn)生是第一影響因素，高頻電路還會(huì )產(chǎn)生輻射和沖突，而較快的邊緣速率則會(huì )產(chǎn)生振鈴、反射和串擾。如果不考慮高速信號布局布線(xiàn)的特殊性，設計出的電路板將不能正常工作。因此PCB板的設計成功是DSPs電路設計過(guò)程中非常關(guān)鍵的一個(gè)環(huán)節。

1 傳輸線(xiàn)效應

1.1信號完整性
信號完整性主要有反射、振鈴、地彈和串擾等現象。PCB板上的走線(xiàn)可等效為圖1所示的串聯(lián)和并聯(lián)的電容、電阻和電感結構。串聯(lián)電阻的典型值0.25D.／R-4）。55DJft，并聯(lián)電阻阻值通常很高。將寄生電阻、電容和電感加到實(shí)際的PCB連線(xiàn)中之后，連線(xiàn)上的最終阻抗稱(chēng)為特征阻抗zo。

如果傳輸線(xiàn)和接收端的阻抗不匹配，這就會(huì )引起信號的反射和振蕩。

布線(xiàn)的幾何形狀，不正確的線(xiàn)端接，經(jīng)過(guò)連接器的傳輸及電源平面的不連續等因素的變化均會(huì )導致反射。過(guò)沖和下沖是信號在電平上升沿和下降沿變化時(shí)產(chǎn)生的，會(huì )在瞬間產(chǎn)生高于或低于平穩電平的毛刺，容易損壞器件。信號的振鈴和環(huán)繞振蕩分別是由線(xiàn)上不恰當的電感和電容所應起的。振鈴可以通過(guò)適當的端接予以減小。

當電路中有大的電流涌動(dòng)時(shí)會(huì )引起地彈，若有一個(gè)較大的瞬態(tài)電流在芯片與板的電源平面流過(guò)，芯片封裝與電源平面間的寄生電感和電阻就會(huì )引發(fā)電源噪聲。串擾是兩條信號線(xiàn)之間的耦合問(wèn)題，信號線(xiàn)之間的互感和互容導致了線(xiàn)上的噪聲。容性耦合引發(fā)耦合電流，而感性耦合引發(fā)耦合電壓。PCB板層的參數、信號線(xiàn)間距、驅動(dòng)端和接收端的電氣特性及線(xiàn)端接方式對串擾都有一定的影響。

1.2 解決辦法
要解決常見(jiàn)的問(wèn)題需要采取的一些措施：

電源層對電流方向不限制，返回線(xiàn)可沿著(zhù)最小阻抗即與信號線(xiàn)最接近的路徑走。這就可能使電流回路最小，而這將是高速系統首選的方法。但是電源層不排除線(xiàn)路雜波，不注意電源分布路徑，所有系統均會(huì )產(chǎn)生噪聲造成錯誤。因此需要特殊的濾波器，由旁路電容實(shí)現。一般一個(gè)l蝦到lOp.F的電容放在板上電源輸入端，而0.01p.F至U0.1心的電容放在板上每個(gè)有源器件的電源、地的管腳之間。旁路電容的作用就像濾波器，大電容（10aF）放在電源輸入端，濾除板外產(chǎn)生的低頻（60Hz）噪聲，板上有源器件產(chǎn)生的噪聲在100MHz或更高的頻率下會(huì )產(chǎn)生諧波，放在每個(gè)芯片之間的旁路電容通常比放在板上電源輸入端的電容小得多。

根據經(jīng)驗，如果設計中模數混合，將PCB分區為模擬和數字部分，模擬器件放在模擬部分，數字器件放在數字部分，A／D轉換器跨區放置。模擬信號和數字信號在各自區內布線(xiàn)，保證數字信號返回電流不會(huì )流入到模擬信號的地上。

旁路和去耦是防止能量從一個(gè)回路轉移到另外一個(gè)回路，電源層、底線(xiàn)層、元器件和內部電源連接3個(gè)回路區域需要重視。盡量加寬電源、地線(xiàn)寬度，最好是地線(xiàn)比電源線(xiàn)寬，它們的關(guān)系是：地線(xiàn)>電源線(xiàn)>信號線(xiàn)，通常信號線(xiàn)寬為：O.2～O.3mm，最細寬度可達0.05-''0.07mm，電源線(xiàn)為1.2-''2.5 n''Lrfl。用大面積銅層作地線(xiàn)用，在印制板上把沒(méi)被用上的地方都與地相連接作為地線(xiàn)用?；蚴亲龀啥鄬影?，電源，地線(xiàn)各占用一層。為每個(gè)集成電路芯片配置一個(gè)0.01心的陶瓷電容器。如遇到印制電路板空間小而裝不下時(shí)，可每4～10個(gè)芯片配置一個(gè)l～10心鉭電解電容器，這種器件的高頻阻抗特別小，在500kI-Iz～20MHz范圍內阻抗小于lQ，而且漏電流很?。∣.5LlA以下）。去耦濾波電容器必須緊靠集成電路安裝，力求最短的電容器引線(xiàn)和最小的瞬態(tài)電流回路面積，特別是高頻旁路電容不能帶引線(xiàn)。

對于當系統工作在50MHz時(shí)，將產(chǎn)生傳輸線(xiàn)效應和信號的完整性問(wèn)題，采取傳統措施可以達到比較滿(mǎn)意的效果；而當系統時(shí)鐘達到120MHz時(shí)，就需要考慮使用高速電路設計知識，否則基于傳統方法設計的PCB將無(wú)法正常工作。因此，高速PCB電路設計已經(jīng)成為電子系統設計師必須掌握的設計技術(shù)。


2 PCB高速信號電路設計技術(shù)

2.1 高速信號布線(xiàn)
高速信號布線(xiàn)采用多層板既是布線(xiàn)所必須的，也是降低干擾的有效手段。要合理的選擇層數來(lái)降低印制板尺寸，充分利用中間層來(lái)設置屏蔽，實(shí)現就近接地，能有效降低寄生電感，縮短信號傳輸長(cháng)度，降低信號間的交叉干擾等等，所有這些對高速電路的可靠性工作有利。有資料顯示，248第八屆全國抗輻射電子學(xué)與電磁脈沖學(xué)術(shù)交流會(huì )論文集同種材料時(shí)，四層板要比雙面板的噪聲低20dB。引線(xiàn)彎折越少越好，最好采用全直線(xiàn)，需要轉折，可用45度折線(xiàn)或圓弧轉折，可以減小高速信號對外的發(fā)射和相互間的耦合，減少信號的輻射和反射。

高速電路器件管腳間的引線(xiàn)越短越好。引線(xiàn)越長(cháng)，帶來(lái)的分布電感和分布電容值越大，會(huì )導致高速電路系統發(fā)生反射、振蕩等。高速電路器件管腳間的引線(xiàn)層間交替越少越好，就是元件連接過(guò)程中所用的過(guò)孔越少越好。據測，一個(gè)過(guò)孔可帶來(lái)約0.5pF的分布電容，導致電路的延時(shí)明顯增加。高速電路布線(xiàn)要注意信號線(xiàn)近距離平行走線(xiàn)所引入的“交叉干擾”，若無(wú)法避免平行分布，可以在平行信號線(xiàn)的反面布置大面積的“地”來(lái)減少干擾。在相鄰的兩個(gè)層，走線(xiàn)的方向務(wù)必取為相互垂直。

對特別重要的信號線(xiàn)或局部單元實(shí)施地線(xiàn)包圍的措施?？稍谌鐣r(shí)鐘信號、高速模擬信號等這些不易受到干擾的信號走線(xiàn)的同時(shí)在外圍加上保護的地線(xiàn)，將要保護的信號線(xiàn)夾在中間。各類(lèi)信號走線(xiàn)不能形成環(huán)路，地線(xiàn)也不能形成電流環(huán)路。如果產(chǎn)生環(huán)路布線(xiàn)電路，將在系統中產(chǎn)生很大的干擾。采用菊*鏈布線(xiàn)能有效的避免布線(xiàn)時(shí)形成環(huán)路。應該在每個(gè)集成電路塊的附近設置一個(gè)或幾個(gè)高頻去耦電容。模擬地線(xiàn)、數字地線(xiàn)等接往公共地線(xiàn)時(shí)要用高頻扼流環(huán)節。某些高速信號線(xiàn)應特殊處理：差分信號要求在同一層上且盡可能的靠近平行走線(xiàn)，差分信號線(xiàn)之間不允許插入任何信號，并要求等長(cháng)。

高速信號布線(xiàn)應盡量避免分枝或形成樹(shù)樁（Stub）。高頻信號線(xiàn)走在表層容易產(chǎn)生較大的電磁輻射，將高頻信號線(xiàn)布線(xiàn)在電源和地線(xiàn)之間，通過(guò)電源和底層對電磁波的吸收，所產(chǎn)生的輻射將減少很多。

2.2 高速時(shí)鐘信號布線(xiàn)
時(shí)鐘電路在數字電路中占有重要地位。C64xDSP是C6000平臺的最新成員，它具有足夠高的處理速度。C64xDSP的高速時(shí)鐘可達到1.1GHz，為早期C62xDSP的lO倍。所以在未來(lái)的DSP現代電子系統應用設計中對時(shí)鐘布線(xiàn)要求會(huì )越來(lái)越高。高速時(shí)鐘信號線(xiàn)優(yōu)先級最高，一般在布線(xiàn)時(shí)，需要優(yōu)先考慮系統的主時(shí)鐘信號線(xiàn)。高速時(shí)鐘信號線(xiàn)信號頻率高，要求走線(xiàn)盡量地短，保證信號的失真度最小。

高頻時(shí)鐘，對噪聲干擾特別敏感。需要對高頻時(shí)鐘信號線(xiàn)進(jìn)行保護和屏蔽，將干擾降到最小。

高頻時(shí)鐘（20MHz以上的時(shí)鐘，或上升沿少于5ns的時(shí)鐘）必須有地線(xiàn)護送，時(shí)鐘的線(xiàn)寬至少10rail，護送地線(xiàn)的線(xiàn)寬至少20mil。高頻信號線(xiàn)的保護地線(xiàn)兩端必須由過(guò)孔與地層良好接觸，且每5em左右要打過(guò)孔與地層相連；地線(xiàn)護送與數據線(xiàn)基本等長(cháng)，推薦手工拉線(xiàn)；時(shí)鐘發(fā)送側必須串接一個(gè)22～220Q左右的阻尼電阻。高速時(shí)鐘信號走線(xiàn)設計盡量設計在同一層上，高速時(shí)鐘信號線(xiàn)周?chē)M量沒(méi)有其他的干擾源和走線(xiàn)。高頻時(shí)鐘連線(xiàn)建議采用星型連接或采用點(diǎn)對點(diǎn)連接，采用T型連接要保證等臂長(cháng)，盡量減少過(guò)孑L數量，在晶振或時(shí)鐘芯片下需敷銅防止干擾。避免由這些線(xiàn)帶來(lái)的信號噪聲所產(chǎn)生的干擾。

在高速信號布線(xiàn)和高速時(shí)鐘信號布線(xiàn)時(shí)，都要求走線(xiàn)時(shí)少打過(guò)孑L、少分枝，以免造成樹(shù)樁，產(chǎn)生信號的反射和串繞。過(guò)孔和樹(shù)樁（Stub）在高速PCB中的影響，不僅反映在對信號的影響，同時(shí)也導致導線(xiàn)的阻抗發(fā)生變化。而過(guò)孔和樹(shù)樁對阻抗的影響，往往是設計者容易忽略的問(wèn)題。

要選擇合理尺寸的過(guò)孔大小。比如對4層到10層的PCB設計來(lái)說(shuō)，常見(jiàn)的選擇為10mil／20mil（鉆孔／焊盤(pán)）或16mil／30mil的過(guò)孔較好，對于一些高密度的小尺寸的PCB，也可以使用8mil／18mil的過(guò)孔。對電源或地線(xiàn)的過(guò)孔可以考慮用較大尺寸，以減少阻抗。電源和地的管腳要就近放置過(guò)孔，過(guò)孔和管腳之間的引線(xiàn)越短越好，同時(shí)，電源和地的引線(xiàn)要盡可能粗，以減少阻抗。

最新的高密度系統級芯片采用BGA或COB封裝，管腳間距日益減小。球間距已低至O.6mm，并且還會(huì )繼續降低，導致封裝器件信號線(xiàn)不可能采用傳統的布線(xiàn)工具來(lái)引出。目前有兩種方法可249第八屆全國抗輻射電子學(xué)與電磁脈沖學(xué)術(shù)交流會(huì )論文集以解決這個(gè)問(wèn)題：（1）通過(guò)球下面的過(guò)孔將信號線(xiàn)從下層引出；（2）采用極細布線(xiàn)和自由角度布線(xiàn)在球柵陣列中找出一條引線(xiàn)通道。對這種BGA或COB封裝的高密度器件而言，采用寬度和空間極小的布線(xiàn)方式是惟一可行的，只有這樣，才能保證較高的成品率和可靠性，滿(mǎn)足高速設計要求。

2.3 BGA封裝的焊盤(pán)設計
隨著(zhù)器件封裝技術(shù)的發(fā)展，器件的封裝相對尺寸越來(lái)越小。TMS320C6000系列器件有多達352個(gè)引腳，因為BGA腳間距密集，過(guò)孔離管腳很近，會(huì )產(chǎn)生很大的電感。對高速信號也是有害的，所以在BGA散孔時(shí)，盡量采用較小的孔。BGA的焊盤(pán)大小和BGA的腳間距之間有一個(gè)對應的關(guān)系，但不能大于BGA管腳小球的直徑，通常約為它的l／10~l／5。BGA焊盤(pán)旁的過(guò)孔、焊盤(pán)在元件面均需塞孔和覆蓋綠油，為了BGA的焊接，周?chē)?era內不能出現其他器件。

3 結論
數字信號處理器是信號處理的核心，而隨著(zhù)高頻器件的普及，印制板密度增加，干擾加大，信號質(zhì)量的提高已提到了設計的首要地位。而高速DSPs的PCB電路板設計是一個(gè)非常復雜的設計過(guò)程。在進(jìn)行高速電路設計時(shí)有多個(gè)因素需要加以考慮，這些因素又是相互對應。如高速器件布局時(shí)位置靠近，雖可以減小延時(shí)，但可能產(chǎn)生串擾和顯著(zhù)的熱效應；走線(xiàn)時(shí)高速信號盡量布線(xiàn)在內層和少打過(guò)孔也是一個(gè)矛盾。因此在設計中，需要綜合考慮各有利因素，做出全面的電路設計。

只有這樣才能設計出抗干擾能力強，性能穩定，實(shí)時(shí)性高的高質(zhì)量PCB電路板。