PCB板時(shí)鐘電路的電磁兼容設計
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3．3 端接設計
時(shí)鐘驅動(dòng)芯片不用的輸出管腳，比如：空載(開(kāi)路)，由于管腳開(kāi)路全反射可能會(huì )引起時(shí)鐘高次諧波的電磁干擾問(wèn)題。在單板上加備用端接是解決這個(gè)問(wèn)題的一種方案，但是備用端接采用電阻還是電容或者其他的端接方式時(shí)主要看空載所引起的電磁干擾的頻點(diǎn)。如果采用電阻端接，就要考慮由此帶來(lái)的功耗和驅動(dòng)器的驅動(dòng)電流；如果采用電容端接，可能會(huì )增加某些其他頻點(diǎn)的電磁干擾，因此電容的大小時(shí)要優(yōu)化電容值；如果不用管腳沒(méi)有端接，但是已經(jīng)通過(guò)試驗證明了電磁干擾有足夠的裕度，就沒(méi)必要對未用管腳進(jìn)行額外的備用端接處理。
下面以3807數字時(shí)鐘芯片為例，用仿真試驗的結果來(lái)解釋備用端接的作用。圖6～圖8表示了芯片不用的輸出管腳時(shí)在開(kāi)路、接50 Ω對地電阻、接75 Ω對地電阻、接20 pF對地電容等方式時(shí)，驅動(dòng)腳的電流、頻譜分布及驅動(dòng)電流所產(chǎn)生的電磁輻射。本文引用地址：http://dyxdggzs.com/article/177763.htm
從上面的結果可以看出：
(1)開(kāi)路時(shí)的驅動(dòng)電流最小，但有明顯的窄脈寬振鈴。就說(shuō)明如果驅動(dòng)器不用管腳空載(開(kāi)路)，驅動(dòng)器的功耗最小。但是由此會(huì )帶來(lái)一個(gè)不利的方面，那就是驅動(dòng)電流的頻譜中高頻分量會(huì )變大，有可能導致高頻的電磁干擾問(wèn)題。這一點(diǎn)通過(guò)圖7和圖8中的開(kāi)路驅動(dòng)電流的頻譜和電磁干擾曲線(xiàn)(藍色曲線(xiàn))也可以得到驗證。
(2)如果驅動(dòng)器不用管腳用電阻端接，驅動(dòng)電流會(huì )變大，但是驅動(dòng)電流中的振鈴現象明顯減弱。采用小電阻端接，可以改善驅動(dòng)電流的振鈴，但是會(huì )增加驅動(dòng)電流，功耗變大；如果采用大電阻端接，可以減小驅動(dòng)電流，但是會(huì )使得驅動(dòng)電流出現振鈴現象(開(kāi)路是電阻端接的一個(gè)極限)。通過(guò)仿真結果看，選擇75歐姆端接電阻一方面可以使得驅動(dòng)電流不會(huì )很大，另一方面驅動(dòng)電流的振鈴也不是很明顯。
(3)如果驅動(dòng)器不用管腳采用電容端接，驅動(dòng)電流的峰值變大，同時(shí)驅動(dòng)電流脈沖的寬度也變大。這就表示驅動(dòng)電流中的低頻分量會(huì )明顯變大，這就要注意低頻段諧波的電磁干擾問(wèn)題。圖7和圖8中對應電容端接的驅動(dòng)電流的頻譜曲線(xiàn)和電磁干擾曲線(xiàn)的低頻分量明顯變大也驗證了這個(gè)問(wèn)題。
4 結語(yǔ)
本文主要就對如何降低時(shí)鐘(干擾源)的干擾進(jìn)行了分析和總結，因此可以得出以下如何切斷時(shí)鐘干擾的傳播途徑的結論。一是將時(shí)鐘電路的基波和諧波能量最大程度的約束到指定的范圍之內(這些能量傳輸需要的電路包圍的面積越小越好)；其二是有效建立時(shí)鐘電路區域與輸入輸出接口線(xiàn)路的隔離。由此可以在時(shí)鐘電路設計時(shí)可以通過(guò)布局和布線(xiàn)來(lái)達到優(yōu)化電磁兼容設計的目的。
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