基于FPGA和DDS的數控信號源的設計與實(shí)現

摘要 以FPGA為核心，根據DDS原理設計數控信號源，采用VHDL語(yǔ)言實(shí)現各功能模塊。該信號源可輸出正弦渡、方波和三角波，輸出信號的頻率以數控方式調節，幅度連續可調。與傳統信號源相比，該信號源具有波形質(zhì)量好、精度高、設計方案簡(jiǎn)潔、易于實(shí)現、便于擴展與維護的特點(diǎn)。
關(guān)鍵詞 信號源；DDS技術(shù)；FPGA；數控方式

信號源輸出信號可作為標準信號和用戶(hù)自定義信號而成為電氣電子各領(lǐng)域，如自動(dòng)控制、通信電子、電子對抗、航空航天等，以及科研測試中必不可少的電子測量和計量設備。隨著(zhù)科學(xué)技術(shù)的不斷提高，對信號源的頻率精度和穩定度、頻率范圍等要求也越來(lái)越高。
傳統信號源通常利用石英晶體振蕩電路、RC振蕩電路或LC振蕩電路實(shí)現，電路構造復雜、頻率范圍較窄、精度和穩定度較低、且調節不方便、電路易于損壞、維護困難。目前直接數字頻率合成器DDS(Direct Digital Frequency Synthesizer)是一種主流的頻率源合成技術(shù)。 DDS具有頻率分辨率高、頻率切換時(shí)間短、相位變換連續、可靠性高等優(yōu)點(diǎn)?，F有基于DDS技術(shù)的信號源實(shí)現方案可分為兩大類(lèi)：(1)以DDS專(zhuān)用芯片為核心，單片機為控制模塊。(2)以FPGA為核心完成DDS功能，單片機作為控制部分。由于DDS專(zhuān)用芯片并不具備LFM功能，而且只能以固定的方式工作，因此第一種方案缺乏靈活性。第二種方案涉及兩種編程語(yǔ)言一一匯編語(yǔ)言和硬件編程語(yǔ)言，顯然增加了方案的難度和復雜度，同時(shí)硬件系統也較復雜，不利于擴展與維護。
文中根據DDS原理，以FPGA為核心，輔以簡(jiǎn)單的外圍電路完成數控信號源的方案設計，各功能模塊利用VHDL語(yǔ)言設計，在FPGA中實(shí)現。設計方案既簡(jiǎn)單方便、易于實(shí)現且靈活。

1 設計方案及工作原理
1．1 設計方案
設計方案如圖1所示，包括DDS、DAC、LPF、放大、幅度控制、頻率設置、波形選擇和顯示等模塊。其中，DDS模塊是核心部分，用于產(chǎn)生各種波形數據。DAC及LPF模塊將DDS輸出的波形數字值轉換成模擬值，并通過(guò)低通濾波得到平滑的波形信號。幅度控制模塊則控制輸出波形的幅度。頻率設置模塊控制輸出波形的頻率，可采用數控方式調節。顯示模塊可顯示輸出波形頻率和波形種類(lèi)。

圖1中的DDS模塊、頻率設置、波形選擇、顯示控制模塊均在FPGA上實(shí)現，用VHDL語(yǔ)言完成設計，只有DAC、LPF、放大、顯示器件和輸入器件需要外接電路實(shí)現，因此硬件系統較為簡(jiǎn)潔。
1．2 工作原理
設計的基本原理是DDS技術(shù)。DDS是基于查找表思想，事先把波形數據存儲于ROM表中，然后相位累加器輸出作為地址信號，讀出波形數據。但為避免因累加器溢出后下次累加舍掉余值而產(chǎn)生的頻率誤差，以及累加器高位不同步引起的競爭冒險問(wèn)題，文中根據李曉芳等人提出的DDS算法優(yōu)化思路來(lái)設計DDS結構。設計的DDS結構如圖2所示。相位累加器在系統時(shí)鐘fclk的作用下，以頻率控制字Fword在為步長(cháng)不斷累積，其溢出信號pvo作為地址信號發(fā)生器的時(shí)鐘。地址信號發(fā)生器實(shí)際是以pvo為觸發(fā)脈沖的計數器，其輸出信號作為ROM表的地址信號。圖2中同步寄存器的作用是保證頻率字改變時(shí)不會(huì )影響累加器的正常工作。