IC電路中電源系統EMC的研究

隨著(zhù)電子、電力電子、電氣設備的應用范圍越來(lái)越廣泛，設備運行中產(chǎn)生的高密度、寬頻譜的電磁信號充滿(mǎn)了整個(gè)設備空間，形成了復雜的電磁環(huán)境從而造成了電磁干擾等情況。尤其在電源電路中，電磁環(huán)境最復雜，所受的干擾影響也最嚴重。本文中將就高速數字電路電源系統的EMC設計做深入研究，商討避免或減少電磁干擾的方法。

一、 電磁兼容的相關(guān)知識

國家標準GB/T4765-1995《電磁兼容術(shù)語(yǔ)》對電磁兼容所下的定義：“設備或系統在其電磁環(huán)境中能正常工作且不對該環(huán)境中任何事物構成不能承受的電磁騷擾的能力。”

二、 電源系統的電磁干擾方式

電源干擾的復雜性原因之一是包含了許多可變的因素。首先，電源干擾可以以“共模”或“差模”方式存在，這是根據電磁干擾噪聲對于電路作用的形態(tài)來(lái)進(jìn)行劃分的，如圖1所示。任何電路中都存在共模和差模電流。共模和差模電流決定了傳播的電磁能量的大小。如果給定一對導線(xiàn)，一個(gè)返回參考平面，那么這兩種模式中至少有一種將會(huì )存在，但通常是共存。一般來(lái)說(shuō)，差模信號攜帶數據或有用信息，而共模信號是差模信號的負面效果，不包含有用信息，是輻射的主要來(lái)源，解決起來(lái)相當的麻煩。

圖1共模與差模干擾示意圖

三、 電源系統的電磁干擾類(lèi)型

造成電源干擾復雜性的第二個(gè)原因是干擾表現的形式很多，從持續期很短的尖峰干擾直至電網(wǎng)完全失電，其中也包括了電壓的變化(如電壓跌落、浪涌和中斷)、頻率變化、波形失真(包括電壓和電流的)、持續噪聲或雜波，以及瞬變等。我們根據國內外的抗擾度測試的一系列標準和實(shí)際應用中常常出現的問(wèn)題，總結了電源干擾的常見(jiàn)起因，如表1所示。

四、 電磁干擾的途徑

從電磁兼容標準來(lái)說(shuō)，電磁干擾基本上被分成傳導噪聲和輻射噪聲。這也是一種直觀(guān)分類(lèi)，一種是接觸性的干擾，一種是非接觸性。電磁干擾就其實(shí)際作用于電路的機理有四種傳輸方式：傳導耦合，電磁場(chǎng)耦合，磁場(chǎng)耦合和電場(chǎng)耦合，如圖2所示。

圖2耦合方式

1 抗干擾措施

因為直流穩壓電源既是一個(gè)敏感器件也是一個(gè)噪聲源，因此我們就有如下的濾波策略：一個(gè)是對電源系統的前端入口處進(jìn)行濾波。因為外界對電源系統的影響基本上都是通過(guò)入口的電源線(xiàn)引入到電源系統中的。無(wú)論是傳導噪聲，還是輻射噪聲都是會(huì )耦合到電源線(xiàn)上。因此，該處的濾波要精心處理。二是電源系統的出口，一般來(lái)說(shuō)，這里不應該有太多問(wèn)題，因為我們選擇和設計電源時(shí)，都要基于一定的參數和性能指標。但是為了解如何能夠達到最佳的電源性能，需要考慮出口的濾波性能。

如圖3所示是對所有可能噪聲干擾路徑的噪聲抑制的方法。這就分成兩種方法，一種是EMI濾波器，一種是屏蔽。屏蔽更多是涉及到機殼整體的機械結構設計，往往對系統的布局布置有更多考慮。從電路設計的角度，我們更多的是要考慮EMI濾波器。因為更為廣泛的干擾都是從線(xiàn)路上溢出或是從線(xiàn)路上的耦合中產(chǎn)生的，因此在線(xiàn)路上的濾波對輻射的抑制效果更明顯一點(diǎn)。

圖3抗干擾措施

2 電源系統的板級電磁兼容設計

在電源設計中的一個(gè)重要環(huán)節就是電源系統的板級電路設計問(wèn)題，這也是從電源技術(shù)的選擇、電源架構的搭建、電源器件的定型，以及電源濾波的設計等一系列的概念設計(原理設計)問(wèn)題走向了最終的物理實(shí)現(PCB 設計)的過(guò)程。

在設計數字電路系統中，我們要通過(guò)電源分配系統(Power Distribution System)達到兩個(gè)基本的目的：為數字信號轉換提供穩定的電壓參考，為所有邏輯器件分配電源。

在實(shí)際的電路設計中，要達到這兩個(gè)目的已經(jīng)越來(lái)越復雜了。在高速數字電路系統中，信號完整性問(wèn)題變得非常的突出。一個(gè)非常重要的問(wèn)題就是電源分配系統的軌道塌陷(Rail Collapse)。由于電源技術(shù)呈現出低電壓、開(kāi)關(guān)電源開(kāi)關(guān)頻率高頻化等一些不利于解決信號完整性的狀況，電源完整性被作為一個(gè)新的研究方向被提了出來(lái)。

通常電源完整性問(wèn)題主要有兩個(gè)途徑來(lái)解決：優(yōu)化電路板的層疊設計及布局布線(xiàn)和增加去耦電容。

下面主要介紹增加去耦電容的方法。

(1)去耦的原理

去耦電容就像是靠近需求點(diǎn)的能量存儲器一樣。通過(guò)在器件附近的電源和地之間添加去耦電容，可在快速突發(fā)周期內來(lái)提供獨立于電源的能量，通過(guò)足夠的儲量保證所需要的電壓對于一個(gè)給定的電流 I，紋波電壓或電壓降可以用公式(1)表述：

公式(2)說(shuō)明了吸取電流導致的電壓降V。正如大多數的CMOS電路，IC只有在晶體管開(kāi)關(guān)時(shí)才會(huì )汲取電流。這意味著(zhù)當IC開(kāi)關(guān)時(shí)就汲取電流，會(huì )產(chǎn)生一個(gè)電壓降而造成電源分布系統的電源紋波噪聲。進(jìn)一步看，隨著(zhù)處理器速度的增加，紋波噪聲也會(huì )由于更多的邏輯狀態(tài)吸收電流而相應的大量增加。

隨著(zhù)電路系統時(shí)鐘頻率的增加，很多情況就不能按照理想的電容器來(lái)考慮了。一個(gè)實(shí)際的電容不論是陶瓷電容還是電解電容，都可以被簡(jiǎn)化成一個(gè)串聯(lián)RLC的模型。一個(gè)電容模型包括自身的電容C，還包括了等效的串聯(lián)電感 ESL 和等效串聯(lián)電阻ESR這兩個(gè)重要的參數。這個(gè)串聯(lián)模型的阻抗幅值是：

等效串聯(lián)電阻和等效串聯(lián)電感都是實(shí)際電容的寄生參數。