IC電路中電源系統EMC的研究

電容的諧振頻率為：

在這一諧振頻率上，電容可達到最小的阻抗。去耦就是利用電容在一定的頻率范圍內，特別是在諧振頻率附近，電容能夠對外呈現一個(gè)較低的阻抗(盡管可能是容性或者感性)，為該頻率范圍內的噪聲在電源和地之間提供一個(gè)阻抗的通路，從而確保IC電源的穩定。

現在讓我們定性的查看一下數字電源分布系統的ESL的效應。

公式(5)說(shuō)明了電流I的變化會(huì )造成電源分布系統電壓V的下降。在大多數的CMOS電路中，IC在晶體管開(kāi)關(guān)的時(shí)候汲取電流，這就意味著(zhù)當IC開(kāi)關(guān)，電流上就有一個(gè)變化，這就導致電源分布系統中的紋波。正如前所證明的，PDS中的紋波會(huì )造成系統的錯誤。要減少高頻下的這些錯誤，就要盡可能的使用最低ESL的去耦電容。從公式(6)可以很明顯地看出來(lái)，ESL的減少會(huì )帶來(lái)電壓V的減小，即是紋波電壓的減小。

對于ESR來(lái)說(shuō)也是同樣的，如果要更有效的對一個(gè)電源分布系統去耦，使用一個(gè)ESR盡可能小的電容會(huì )更有效果。為了便于說(shuō)明，我們將實(shí)際的寄生電阻ESR寫(xiě)到公式(2)中：

這就意味著(zhù)不管電容怎樣增大，ESR都會(huì )產(chǎn)生電壓降。在實(shí)際應用中，我們必須增加電容值并減小ESR以盡可能的減小電源分布系統的紋波噪聲。同時(shí)，公式(2)和(7)表述了在高頻的情況下，大電容不會(huì )對減少電壓降有太大的作用。反而，公式(6)表明減小感抗比較增大電容有更明顯的效果。

(2) 去耦電容的選擇

在低頻范圍(幾十MHz)，電容呈現容性，高電容(并且有著(zhù)低的ESR)將會(huì )有助于減少紋波噪聲。添加去耦電容可以在一個(gè)特定的頻率內減小紋波電壓：

其中，dt等于最慢的瞬態(tài)電流的上升時(shí)間(低頻)。假設有一個(gè)2A的瞬態(tài)電流，電壓整流模塊會(huì )在15μs內響應。電源分布系統1.8V的電源供電電壓保持在5%的范圍內。需要的大電容估算是：

顯然，要找到333μF的陶瓷電容是并不容易的。設計者必須找到一個(gè)合適的電容，對其進(jìn)行并聯(lián)放置以達到所需要的電容和目標阻抗。添加電容的ESL不在去耦中起到主要的作用，但是設計者還是應該盡可能選擇比較小的值，這樣能夠在比較寬的頻率范圍內減少阻抗。這樣有助于減少板上的去耦電容的數量。

在高頻(幾百MHz)范圍內，采用減少寄生電感的方式比提高電容值更有效一些。限制最大的電感量可以使紋波電壓達到最?。?/p>

其中，dt是瞬態(tài)電流的最快上升時(shí)間。假設一個(gè)2A的電流有著(zhù)1ns的上升時(shí)間，電源分布系統保證1.8V電源供電5%以?xún)鹊募y波。允許的電感量估算如下：

現在要找到一個(gè)ESL為45pH的表貼陶瓷電容還是比較困難的，普通的表貼電容的寄生電感還是nH級的。反之來(lái)說(shuō)，設計者要想達到這一電感量和目標阻抗，首先要選擇一個(gè)寄生電感足夠小的電容(在較高頻率的去耦方面，電容量的選擇并不起到首要的作用，但是假如給定了最低的ESL，我們必須選擇最高的可能容值。因為這樣能夠在較寬的頻率范圍內減小阻抗值)。足夠數量的低電感電容必須被并聯(lián)放置，但是往往需要放置的電容比電路板空間所允許的更多。

(3) 去耦電容的PCB設計

在印制電路板上，芯片-盤(pán)墊-走線(xiàn)所形成的環(huán)路電流所造成的電感則大得多。連接去耦電容到電源軌道的走線(xiàn)電感要比電容上的寄生電感明顯要大。通常的經(jīng)驗數據是走線(xiàn)電感為10nH/in.。因此當其被安裝到這種高電感的安裝結構中，一個(gè)低電感電容的高頻去耦性能會(huì )顯著(zhù)的降低。普通的表貼電容的ESL基本都是nH級的，而走線(xiàn)、焊盤(pán)設計所帶來(lái)的寄生電感的增加要比電容自身的 ESL 明顯得多。在現在的高頻去耦應用中，最小化環(huán)路電感也是至關(guān)重要的。一種最小化環(huán)路電感的方式是減少環(huán)路區域的大小。對布局來(lái)說(shuō)，將電源軌道走得越近越好，甚至是將電源軌道走在IC之下，這樣就可以減少環(huán)路區域的面積。盡管如此，對高頻去耦來(lái)說(shuō)，其性能還是會(huì )受限于走線(xiàn)和電源軌道的電感。通過(guò)使用過(guò)孔在盤(pán)墊中的方式，環(huán)路電感還可以進(jìn)一步的降低。

在最優(yōu)的盤(pán)墊設計下，主導電感的是過(guò)孔和電容的高度。過(guò)孔就像是一個(gè)天然的電感線(xiàn)圈一樣。過(guò)孔的電感值正比于其長(cháng)度和直徑。通過(guò)一個(gè)過(guò)孔(8mil)穿過(guò)60mil的電路板連接一個(gè)去耦電容能夠增加1nH的電感。此外，電流傳送的垂直距離會(huì )增加環(huán)路的大小從而增加電感量。最優(yōu)的盤(pán)墊設計和最小化電容頂部到電源和地層的距離，這樣和去耦電容相關(guān)的電感就被減到最小。

五、 結束語(yǔ)

快速的信號邊沿變化使得電路信號產(chǎn)生振鈴、反射、串擾、地彈等許多信號完整性問(wèn)題。而且，這個(gè)問(wèn)題越來(lái)越嚴重。隨著(zhù)電路中器件和芯片工作環(huán)境的惡化，電源受到的影響非常嚴重，電源系統的電磁兼容性設計變得更加富有挑戰性和研究價(jià)值。希望本文能為廣大設計者帶來(lái)啟迪。