三電平逆變器SVPWM控制的一種新方法
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技術(shù)方案與實(shí)用技巧
4 系統驅動(dòng)脈沖產(chǎn)生
4．1 硬件設計
FPGA芯片內部為硬件并行執行模式，邏輯資源豐富，接口靈活性及執行速度優(yōu)于DSP。由FPGA完成矩陣計算功能，可提高系統實(shí)時(shí)性；DS P芯片在數據采集與分析等功能上較FPGA有獨特優(yōu)勢。故控制電路采用DSP與FPGA相結合的方法。將FPGA擴展為DSP的外設。通過(guò)16位數據總線(xiàn)與6位地址總線(xiàn)通信，如圖2所示。本文引用地址：http://dyxdggzs.com/article/175860.htm
DSP在中斷服務(wù)程序中將數據發(fā)送至FPGA，FPGA經(jīng)過(guò)計算后輸出加入死區的高、低電平至驅動(dòng)電路，驅動(dòng)功率器件。當主電路故障時(shí)，故障信號被送入FPGA，FPGA首先封鎖相應驅動(dòng)脈沖，并向DSP發(fā)送故障中斷請求。
4．2 軟件流程
DSP程序流程及FPGA內部結構分別如圖3和圖4所示。DSP響應FPGA中斷請求后進(jìn)入中斷服務(wù)函數。在中斷函數中首先向FPGA發(fā)送數據，然后計算下一次中斷所需數據，以降低程序延時(shí)，提高系統的實(shí)時(shí)性。
FPGA根據DSP發(fā)送的數據進(jìn)行譯碼，計算矢量作用時(shí)間并轉換為加入死區的高、低電平輸出至驅動(dòng)電路。當計數器發(fā)生周期匹配時(shí)向DSP
發(fā)出中斷請求信號。
5 實(shí)驗
采用DSP與FPGA建立實(shí)驗平臺，實(shí)驗參數為：DSP工作頻率為100 MHz；FPGA時(shí)鐘頻率為50 MHz；調制度m=0．8；單周期采樣數為128次；
死區時(shí)間為0．2μs。實(shí)驗波形如圖5所示。
U相橋臂驅動(dòng)電壓UgVD1～ugVD4波形如圖5a所示，逆變器輸出線(xiàn)電流iline及電壓uline波形如圖5b所示。實(shí)驗結果表明：該方法能夠有效實(shí)現NPC三電平SVPWM控制。
6 結論
此處采用簡(jiǎn)化算法實(shí)現了三電平SVPWM控制方法，避免了復雜的三角函數運算。利用FPGA豐富的邏輯資源和并行處理的優(yōu)勢，節省了DSP
芯片資源，提高了控制實(shí)時(shí)性。對多電平SVPWM控制的設計具有一定的參考價(jià)值。
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