利用RapidIO技術(shù)搭建的可重構信號處理平臺
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2.4 功能仿真
為了驗證rapidIO IP核的邏輯功能和LINK口與rapidIO接口的轉換邏輯功能，將2個(gè)rapidIO核的td[3：0]，rd[3:0]對接起來(lái)。其中一個(gè)rapidIO核的后端連接發(fā)送數據包的控制邏輯，另一個(gè)rapidIO核后端連接接收數據包的控制邏輯。將LINK口邏輯、接口轉換邏輯和rapidIO核邏輯串接起來(lái)，然后在數據發(fā)送端施加激勵信號，在數據接收端進(jìn)行數據檢驗。整個(gè)過(guò)程如圖4所示。本文引用地址：http://dyxdggzs.com/article/173319.htm
在仿真過(guò)程中，最關(guān)鍵的部分是驗證rapidIO核的邏輯功能。Altera公司提供的rapidIO IP核的邏輯層接口符合avalon總線(xiàn)的接口時(shí)序[4]（avalon總線(xiàn)是由Altera公司提出，用于在基于FPGA的片上系統中連接片內處理器和片內外設的總線(xiàn)結構）。對rapidIO核的控制可以參照avalon規范[5]。
2.5 缺陷及解決方案
在系統中，每路LINK口實(shí)現300 MB/s的帶寬，如果6路LINK口同時(shí)發(fā)送數據，總帶寬將達到14 Gb/s，已經(jīng)超出了RapidIO的IP核所能支持的最大帶寬。這時(shí)，RapidIO鏈路將成為數據傳輸的瓶頸，從而造成DSP的傳輸速率降低。另外，當少于3個(gè)DSP發(fā)送數據時(shí)，又會(huì )造成RapidIO鏈路的浪費。這像大城市中的交通一樣，在上下班高峰時(shí)道路會(huì )擁堵，在其他時(shí)間，道路又暢通無(wú)阻。生活中，很多人會(huì )避免上下班高峰時(shí)期出行。類(lèi)似地，在使用此系統時(shí)，應該盡量避免在一塊DSP板卡上同時(shí)發(fā)送6個(gè)DSP的數據到其他板卡。
本文提出了一種利用RapidIO技術(shù)搭建的可重構的信號處理平臺，并簡(jiǎn)要介紹了其邏輯功能的實(shí)現。該平臺的最大優(yōu)勢就是系統的可重構性。使用這樣的信號處理平臺，DSP工程師可以根據不同算法的數據流向重新搭建出更加優(yōu)化的DSP網(wǎng)絡(luò )拓撲結構，從而提高數據的傳輸效率?？傊?，可重構的信號處理平臺能夠靈活地改變系統中DSP網(wǎng)絡(luò )的拓撲結構以適應各種數據流向的應用，為用戶(hù)和國家節省大量的設備購買(mǎi)費用和研發(fā)時(shí)間。
參考文獻
[1] FULLER S.RapidIO：The embedded system interconnect. Wiley，ISBN：978-0-470-09291-0，US.，2005.
[2] RapidIO Trade Association.RapidIO interconnect Specification Rev.2.0.www.rapidio.org，2008．
[3] BOUVIER D，RapidIO：The interconnect architecture for high performance embedded systems.www.rapidio.org，2009.
[4] Altera Corparation.RapidIO megacore function user guide. www.altera.com，2008.
[5] Altera Corparation.Avalon interface specification.www.altera.com，2008.
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