40納米500MHz DSP核心的時(shí)鐘設計與分析

在低于40納米的超深亞微米VLSI設計中，時(shí)鐘樹(shù)網(wǎng)絡(luò )在電路時(shí)序收斂、功耗、PVT變異容差和串擾噪聲規避方面所起的作用要更重要得多。高性能DSP芯片會(huì )有大量關(guān)鍵時(shí)序路徑，會(huì )要求時(shí)鐘偏斜超低的全局時(shí)鐘分布。兩點(diǎn)間時(shí)鐘偏斜若不合要求，特別是如果這些點(diǎn)間還存在數據路徑的話(huà)，可能會(huì )限制時(shí)鐘頻率或導致功能性錯誤。

本文中所描述的是以500MHz時(shí)鐘頻率運行的DSP核心，多數時(shí)序關(guān)鍵路徑都有超過(guò)20級的邏輯層?？紤]到時(shí)鐘抖動(dòng)率和建立時(shí)間，滿(mǎn)足高頻需求真的是項非常具有挑戰性的任務(wù)。如果使用傳統時(shí)鐘樹(shù)設計方法，我們至多能獲得全局時(shí)鐘偏斜為150ps的時(shí)鐘樹(shù)。而在早期STA階段，我們會(huì )發(fā)現由于時(shí)鐘偏斜不平衡而導致的從-100ps到0ps的建立時(shí)序違規高達1萬(wàn)多條。這些均使得偏斜較低的時(shí)鐘設計方法成為了一種迫切需要，而且還要求這種方法應能夠改善時(shí)鐘PVT變異容差并降低功耗。

用以衡量DSP時(shí)鐘樹(shù)分布結果質(zhì)量(QOR)的參數主要有三個(gè)：一是RC分布擴展;二是插入延時(shí)擴展;三是同級延時(shí)擴展。我們將比較新時(shí)鐘設計方法與傳統方法，產(chǎn)生時(shí)鐘衡量指標。

時(shí)鐘設計

本文中40nm 500MHz DSP設計使用了一種可覆蓋整個(gè)功能塊的單節點(diǎn)、雙相全局時(shí)鐘，在這個(gè)案例下我們將其稱(chēng)為CLK。DSP的時(shí)鐘結構如圖1所示，CLK可驅動(dòng)超過(guò) 5.3萬(wàn)的觸發(fā)器，因此我們建議采用一種有效的設計方法來(lái)創(chuàng )建更魯棒的低偏斜時(shí)鐘。

圖1 DSP功能塊的時(shí)鐘結構

時(shí)鐘緩沖器選擇

驅動(dòng)強度超低和超高的時(shí)鐘緩沖器都是隱藏的。

隱藏超高驅動(dòng)強度單元有以下優(yōu)勢：降低由于打開(kāi)關(guān)閉高驅動(dòng)單元而導致的局部時(shí)鐘樹(shù)功耗和動(dòng)態(tài)IR違規;縮短每級時(shí)鐘的有效網(wǎng)路長(cháng)度。

隱藏超低驅動(dòng)強度單元有以下優(yōu)勢：減少時(shí)鐘樹(shù)根上緩沖器總數;避免EM問(wèn)題的潛在風(fēng)險性。它也將帶來(lái)一些劣勢，比如：可能潛在地提高時(shí)鐘插入延時(shí);可能導致同樣插入延時(shí)具有更高時(shí)鐘樹(shù)功耗(同時(shí)減輕局部動(dòng)態(tài)IR降熱點(diǎn))。

在此我們還禁用了時(shí)鐘樹(shù)反相器(CTI)，因為它將導致毫無(wú)差別的時(shí)鐘樹(shù)拓撲結構。而且我們還發(fā)現微捷碼工具用來(lái)創(chuàng )建只有緩沖器(buffer-ONly)的時(shí)鐘樹(shù)拓撲結構會(huì )比用來(lái)創(chuàng )建混合型時(shí)鐘樹(shù)拓撲結構更有效。

時(shí)鐘斜率控制

非可控性斜率違規不僅會(huì )導致時(shí)鐘插入延時(shí)的增加和電學(xué)DRC違規，而且還會(huì )造成不符合通道熱載流子規則的設計違規。在本文中，我們使用了以下兩種方法來(lái)控制好時(shí)鐘斜率：

1)限制每個(gè)時(shí)鐘樹(shù)單元(icg、ctb) 的扇出。

2) 在CTS過(guò)程中使用微捷碼Talus命令明確定義時(shí)鐘樹(shù)斜率范圍，當依據全局‘斜率’范圍所設置的斜率范圍還不如這個(gè)范圍嚴格時(shí)則以這個(gè)范圍為準。

force limit slew $m/mpin:clk -clock 250p -context $m

增強區別于微捷碼自帶“fix clock”的選項/方法

微捷碼提供了一個(gè)名稱(chēng)為‘fix clock’的可預先創(chuàng )建時(shí)鐘插入腳本。微捷碼自帶CTS圍繞兩個(gè)命令為中心：i)“run route clock”(RRC) ，創(chuàng )建初始時(shí)鐘樹(shù);ii) “run gate clock”(RGC)，調整RRC所創(chuàng )建的時(shí)鐘樹(shù)。

RRC有個(gè)默認值為2.0的隱藏選項。時(shí)鐘樹(shù)布線(xiàn)器可根據這個(gè)選項的指示，通過(guò)2.0因子超速驅動(dòng)時(shí)鐘單元，其效果會(huì )比根據其時(shí)序弧報告指示來(lái)得更好。雖然這個(gè)選項可能用于高驅動(dòng)單元時(shí)是極為理想，但當高驅動(dòng)單元處于隱藏狀態(tài)時(shí)它達不到最佳結果。如果我們發(fā)現時(shí)鐘樹(shù)處于緩沖狀態(tài)時(shí)，那可能就是出于這項功能的原因。

對該設計進(jìn)行的各項實(shí)驗均顯示出，這種開(kāi)關(guān)的最佳值為1.5。在本文中，微捷碼自帶CTS腳本通過(guò)編輯可加入這個(gè)隱藏的開(kāi)關(guān)。

到RRC的最后，默認使用標準全局和信號布線(xiàn)器執行時(shí)鐘布線(xiàn)。微捷碼自帶CTS中標準全局和信號布線(xiàn)器用于65納米以上設計可能已足夠準確，但若用于40納米設計則還需要在RGC之前執行精確的詳細布局和高強度全局布線(xiàn)，這樣才可確保到時(shí)RGC時(shí)有準確的時(shí)序信息來(lái)調整時(shí)鐘偏斜。

RGC后，建議再進(jìn)行一次詳細布局和高強度全局布線(xiàn)來(lái)完成RGC中新添加的時(shí)鐘偏斜緩沖器的布局，這樣才能為CTS后進(jìn)一步時(shí)序優(yōu)化提供必要時(shí)序信息。