40納米500MHz DSP核心的時(shí)鐘設計與分析

時(shí)鐘串擾規避

在本文中，一直使用非默認時(shí)鐘網(wǎng)路規則來(lái)降低串擾影響。如下所示，選擇較高M(jìn)ET層進(jìn)行時(shí)鐘網(wǎng)路布線(xiàn)：

rule layer preference Mn clock /sr70

rule layer preference Mn+1 clock /sr70

我們一直建議采用具有2倍寬和3倍間距的NDR(Non-default Rule)來(lái)降低耦和度。事實(shí)證實(shí)，這對PTSI有很大幫助。微捷碼工具中所定義的非默認規則。這種規則只應用于MET3及更高層，同樣還只應用于時(shí)鐘網(wǎng)絡(luò )中非葉級網(wǎng)路。

時(shí)鐘分析

時(shí)鐘分析是采用已開(kāi)發(fā)的腳本，產(chǎn)生時(shí)鐘樹(shù)分布指標，*估時(shí)鐘樹(shù)的結果質(zhì)量(QOR)。

RC分布擴展

RC延時(shí)分布是可用以改善設計期間時(shí)鐘樹(shù)魯棒性的第一個(gè)指標。時(shí)鐘樹(shù)RC延時(shí)百分比等于互連線(xiàn)延時(shí)在每個(gè)接收端(sink)總插入延時(shí)中所占比率。

對于每個(gè)時(shí)鐘網(wǎng)路：

%RC delay = [RC delay ]/[RC delay + Gate delay]

窄(10%)分布意味著(zhù)良好的跨角點(diǎn)時(shí)鐘延時(shí)追蹤?；ミB線(xiàn)在時(shí)鐘路徑占主導地位與門(mén)在時(shí)鐘路徑占主導地位相交疊的機率比較小。這種分析不包括數據路徑時(shí)鐘樹(shù)。

圖2顯示了一種更好的RC擴展分析 。在圖3中，采用了微捷碼自帶CTS的NOM角點(diǎn)RC擴展率在25%以上，而圖2的則在15%左右。在圖3中，MAX 角點(diǎn)RC擴展率在10%左右，而圖2的則在5%左右。

圖 2 使用新時(shí)鐘設計方法的RC擴展

圖3 使用微捷碼自帶CTS的RC擴展