易修改無(wú)需處理器干預的LED燈序電路設計

　LED技術(shù)越來(lái)越多的應用到我們的生活中，對于開(kāi)發(fā)者來(lái)說(shuō)，通過(guò)片上系統（SOC）平臺實(shí)現LED或其他設備次序器，從而找到一種減少成本、降低設計難度的設計需求變得越來(lái)越普遍。SOC器件通過(guò)單芯片集成了完整LED子系統所需的單片機功能和各種數字外圍設備。本文介紹了一種基于最新SOC技術(shù)的簡(jiǎn)單的8 LED燈序電路設計。在這個(gè)設計中最精彩的部分就是微處理器無(wú)需進(jìn)行干預。不是采用傳統的由單片機處理器干預的被動(dòng)的數字外設，此設計完全是基于SOC數字系統的智能分布式處理功能。這使中央處理器從管理燈序電路的工作中解脫出來(lái)，節省CPU資源從而設計效率更高。

　　該設計方法可以很容易的擴展到LED以外的需要用指定順序開(kāi)啟或關(guān)閉的其他設備，比如不同長(cháng)度、不同模式的序列定時(shí)器等等。該設計示例中還有額外的功能：

　　· 7位計數器（TC）終端計數

　　· 指示設備開(kāi)啟關(guān)閉的輸出

　　· 為序列器件提供的8位輸出

　　· 給Verilog狀態(tài)機的時(shí)鐘輸入

　　· 給8位ALU（bit-slice）處理器的總線(xiàn)時(shí)鐘

　　這篇文章中用到的開(kāi)發(fā)工具是賽普拉斯半導體可編程片上系統（PSoC）的集成開(kāi)發(fā)環(huán)境PSoC Creator。

　　原理圖設計

　　設計的第一步是在創(chuàng )建一個(gè)Verilog符號來(lái)定義輸入、輸出和與之相關(guān)的位寬度（見(jiàn)圖1）。一旦上層Verilog模型（原理圖）已經(jīng)建立，它就可以用來(lái)產(chǎn)生包含所有模塊中引腳定義的Verilog源文件。這一步不需要開(kāi)發(fā)功能Verilog代碼。

　　圖1：Verilog 符號。

　　剛才創(chuàng )建的Verilog符號現在可以放置到高層原理圖設計。在這里，每一個(gè)輸入及輸出都能連接到時(shí)鐘源、I / O引腳、狀態(tài)和控制寄存器等等。8-LED燈序電路高層原理設計見(jiàn)圖2。

　　圖2：高層原理設計示例。