基于A(yíng)RM+FPGA的大屏幕顯示器控制系統設計

0 前言

隨著(zhù)計算機和半導體技術(shù)的發(fā)展，LED大屏幕顯示系統成為集計算機控制、視頻、光電子、微電子、通信、數字圖像處理技術(shù)為一體的顯示設備。目前LED大屏幕顯示器向更高亮度、更高耐氣候性、更高的發(fā)光均勻性、更大屏幕化、更高的可靠性方向發(fā)展。LED顯示屏產(chǎn)業(yè)正成為我國電子信息產(chǎn)業(yè)的重要組成部分。大屏幕顯示技術(shù)的發(fā)展進(jìn)步，需要處理的數據量大大增加，系統的頻率越來(lái)越高，系統的規模越來(lái)越大，對顯示控制系統的要求不斷提高。以往的LED大屏幕顯示系統用中小規模集成電路實(shí)現，系統體積較大、調試困難、不易修改。隨著(zhù)半導體技術(shù)的進(jìn)一步發(fā)展及大規模集成電路的廣泛應用，ARM具有體積小、功耗低、數據處理能力強等特性，PLD能夠滿(mǎn)足LED大屏幕系統高速圖像數據傳輸對速度的要求且設計靈活。鑒于此，本設計采用ARM+RAM+FPGA方案，解決了系統的運行速度、尋址能力和功耗等問(wèn)題，從而支持更大可視區域的穩定顯示，存儲更多的顯示內容。

1 系統組成及原理

該系統主要由PC機、顯示控制電路和LED顯示屏3部分構成，如圖1所示。

PC機在控制中作為上位機，用于后級下位機ARM的控制和管理。上位計算機主要用于人機交互，完成對顯示控制電路的顯示數據發(fā)送以及設置LED顯示屏的顯示效果。用戶(hù)在上位機上通過(guò)控制軟件將編輯好的文字圖片信息和相應的控制命令通過(guò)串行通信傳輸至系統的控制電路部分，LED顯示屏即可根據用戶(hù)選擇的方式循環(huán)顯示用戶(hù)編輯好的文字和圖片，該系統還具有脫機顯示的功能，用戶(hù)將顯示的內容傳送至顯示控制電路部分后，上位計算機就可以不再介入顯示的過(guò)程，顯示系統可以根據用戶(hù)設定的模式顯示所要顯示的信息內容。數據轉換信號控制部分采用ARM實(shí)現，LED顯示屏的掃描驅動(dòng)電路采用FPGA來(lái)完成。上位機與下位機之間的通信采用標準的RS232／RS485計算機數據串行通信方式，它們相對獨立，但相互間協(xié)調工作。顯示屏以L(fǎng)ED為像素，由LED點(diǎn)陣顯示單元拼接而成的，本設計的顯示屏為16行×256列，采用640×480點(diǎn)陣結構。

2 系統硬件設計

2.1顯示控制電路

顯示控制電路系統的重要部分，主要由輸入接口電路、數據轉換及信號控制電路、掃描驅動(dòng)電路組成，如圖2所示。

當顯示屏做得越大，即屏幕的點(diǎn)陣越多，向顯示屏發(fā)送的數據就越多，數據傳輸與控制的時(shí)間也會(huì )增加，完成一屏掃描的時(shí)間會(huì )越長(cháng)。因此，在設計中必須考慮這個(gè)因素。滿(mǎn)足這一要求，關(guān)鍵在于提高程序的執行速度，可以選擇更快的CPU或數字信號處理芯片ARM。本設計采用基于ARM的32位嵌入式RISC為處理器，S3C4510B是完全可以勝任的，該微處理器的速度較高，而且存儲容量較大。

上位機通過(guò)串口經(jīng)過(guò)RS232／RS485轉換器將指令集發(fā)送給ARM微處理器，ARM微處理器把接收到的指令集放入外部的FLASH中保存，斷電后內容不丟失，同時(shí)ARM外部擴展兩片SRAM用于存放快速運算的數據，光傳感器和溫度傳感器用來(lái)測量外界的光和溫度，以便隨著(zhù)光線(xiàn)的強弱改變顯示屏的亮度，在顯示屏上顯示出外界溫度。FPGA完成對LED屏的掃描驅動(dòng)過(guò)程，其內部固化的數字邏輯負責產(chǎn)生屏幕顯示控制信號(串行移位時(shí)鐘、行鎖存信號、行選信號等)，其外部配置的兩片SRAM用于分時(shí)讀取灰度數據。同時(shí)，FPGA從SRAM中讀取灰度數據信號，并將其轉換成上屏數據后串行輸出到相應的顏色的信號數據總線(xiàn)上。FPGA外部擴展的兩片SRAM組成了數據緩沖、切換區，采用乒乓邏輯，某一時(shí)刻向一片存儲器寫(xiě)入數據，另一片被FPGA邏輯讀取數據轉換后送人顯示屏，二者輪流切換，保證了數據的高速上屏和顯示的連續性。ARM外部配置大容量的SRAM和Flash存儲器，與傳統的顯示屏控制電路相比較，可以支持更大的顯示區域、存儲更多的顯示內容、獲得更好的顯示效果。

2.2掃描驅動(dòng)電路設計

LED顯示屏的掃描驅動(dòng)電路部分是由FPGA來(lái)實(shí)現的，如圖3所示。

掃描驅動(dòng)電路主要完成灰度數據的讀取和發(fā)送、上屏灰度數據的產(chǎn)生、移位時(shí)鐘的產(chǎn)生、亮度信號的控制、4個(gè)分區鎖存信號的產(chǎn)生、通知ARM發(fā)送數據等功能。這些功能均在一片FPGA中完成，這樣使顯示控制電路板的體積減小，而且由于FPGA功能用硬件描述語(yǔ)言VHDL編程實(shí)現，即可以通過(guò)使用VHDL語(yǔ)言編程，來(lái)驗證系統方案的可行性及正確性，然后再用FPGA硬件來(lái)實(shí)現，從而可以大大縮短開(kāi)發(fā)周期，使設計靈活、修改方便，同時(shí)FPGA由于高集成度、高速高可靠性、開(kāi)發(fā)周期短的特點(diǎn)，從而大大改善電路性能。

這種設計的實(shí)現需要FPGA提供大量的I／O引腳，其中I／O引腳包括(1)系統總線(xiàn)接口：數據總線(xiàn)8根，控制信號線(xiàn)5根，亮度信號線(xiàn)3根，輸入線(xiàn)1根，復位信號線(xiàn)1根，共18根；(2)雙體SRAM總線(xiàn)接口：地址總線(xiàn)15根，數據總線(xiàn)8根，讀寫(xiě)控制信號2根，共50根；(3)顯示控制信號輸出接口：移位時(shí)鐘信號1根，行鎖存信號1根，行選4根；(4)顯示像素數據輸出接口：紅、綠、藍共3根。共計18+50+6+3=77個(gè)I／O口。為了可以使LED顯示屏的尺寸增加1倍，即所需的I／O口增多，同時(shí)考用VHDL語(yǔ)言描述的內部功能邏輯所需的宏單元數量，需要選擇256個(gè)宏單芯片，在此FPGA選用32位的PolarPro QLlP300芯片。

2.3靜態(tài)存儲器SRAM的選擇

外部擴展的兩片SRAM，要求能滿(mǎn)足上屏數據讀取速度的要求，考慮到存儲數據的寬度和容量，本設計選用ISSI(Integrated Silicon Solution Inc．)公司的IS61C1024芯片。該芯片存儲容量為128 kB，8位數據寬度，最高讀寫(xiě)速度為25 ns，電源電壓為5 V，具有最高40 MHz的讀寫(xiě)頻率，可進(jìn)行高速異步讀寫(xiě)操作，無(wú)須等待時(shí)間，其容量滿(mǎn)足一屏文字和圖像數據信息的存儲要求，兩片SRAM采用雙體切換技術(shù)來(lái)完成數據的存儲和讀取過(guò)程。

3 系統軟件設計

3.1 ARM軟件設計

根據該系統的設計需求，將軟件劃分如下幾個(gè)模塊分別形成獨立的程序文件：?jiǎn)?dòng)代碼模塊、串口模塊、時(shí)鐘模塊、溫度和亮度傳感器模塊、FLASH管理模塊、下載管理模塊和顯示模塊。啟動(dòng)代碼用于初始化系統配置、初始化各個(gè)處理器模式下的?？臻g，初始化目標板，引導C程序運行，用匯編語(yǔ)言編寫(xiě)；串口模塊實(shí)現串口的發(fā)送、接收等基本功能；時(shí)鐘模塊實(shí)現RTC時(shí)間的設置與讀取等基本功能；溫度和亮度傳感器模塊實(shí)現溫度和亮度控制；Flash管理模塊實(shí)現外部FLASH擦除、存儲、分配的管理，將顯示指令和顯示信息進(jìn)行存儲；下載管理模塊負責與上位機通訊，下載顯示指令和信息；顯示模塊負責顯示指令的解析以及顯示信息的提取，顯示效果的處理，包括出場(chǎng)模式和表演模式以及各種字體字形的產(chǎn)生，同時(shí)負責送灰度數據給FPGA，本設計以啟動(dòng)代碼為例闡述源代碼的編寫(xiě)。

通常將啟動(dòng)代碼劃分為5個(gè)文件：startup.s、IRQ.s、stack.s、heap.s和target.c。startup.s包含中斷向量表和系統初始化代碼；IRQ.s包含中斷服務(wù)程序與C程序的接口代碼；stack.s和heap.s保存C語(yǔ)言使用的堆和棧的開(kāi)始位置；target.c包含目標板特殊的代碼，包括異常處理程序和目標板初始化程序。下面給出幾個(gè)關(guān)鍵的初始化程序段供參考。

1．中斷向量表

2．系統初始化代碼

ResetInit

BL Initstack；初始化芯片各種模式的堆棧

BL TargetResetInit：目標板基本初始化

B Main；跳轉到ADS提供的_ain函數處，它初始化函數庫并最終引導CPU進(jìn)入main()函數

3．初始化CPU堆棧Initstack(源代碼略)

3.2 FPGA內部的功能模塊

圖4為FPGA內部的功能模塊圖。FPGA將ARM傳送過(guò)來(lái)的信號包括灰度數據(DATA)、系統時(shí)鐘(CLK)、幀同步信號(VSYNC)、行同步信號(HSYNC)、片選信號(CS2)和寫(xiě)信號(WRITE)送入存儲器切換電路，存儲器切換電路將圖像數據(DAIA)分時(shí)送到靜態(tài)存儲器SRAM1和靜態(tài)存儲器SKAM2進(jìn)行存儲。SRAM1和SRAM2工作在交替讀寫(xiě)狀態(tài)，即向一片SRAM寫(xiě)人數據的同時(shí)，從另一片SRAM中讀出數據；靜態(tài)存儲器的讀寫(xiě)狀態(tài)由系統時(shí)鐘、幀同步、行同步以及片選信號來(lái)控制。讀地址發(fā)生器用于計算所需數據信息在存儲器中存儲的地址，以便保證LED大屏幕的正確顯示，它是由移位時(shí)鐘來(lái)控制產(chǎn)生15位讀地址信號，移位時(shí)鐘信號的工作頻率為4 MHz。讀地址發(fā)生器產(chǎn)生的讀地址信號在移位時(shí)鐘的作用下，產(chǎn)生4個(gè)分區鎖存信號，4個(gè)分區的顯示數據同時(shí)送人屏體，只有當鎖存信號有效時(shí)，才點(diǎn)亮顯示屏。從SRAM讀出的灰度數據DAIA送入灰度值發(fā)生器，并根據屏體顯示結構進(jìn)行數據重組，轉化成LED顯示屏要求的上屏數據信號(紅、綠、藍灰度數據)。三色的上屏數據送入串行發(fā)送數據寄存器，并在移位時(shí)鐘的作用下串行發(fā)送至屏體。在將一片SRAM中的數據轉換后上屏的同時(shí)，通知微處理器發(fā)送下一屏數據。此外，ARM還發(fā)送兩位亮度控制信號COMM0、COMM1和亮度數據信號COMM2。串行發(fā)送的亮度數據信號進(jìn)入8位串并轉換電路，在COMM0、COMM1的控制下，產(chǎn)生亮度信號。

4 仿真及系統驗證

使用ModelSim仿真用VHDL編寫(xiě)的掃描驅動(dòng)電路波形如圖5。從圖5可知，從ARM接收到的數據data(01010101)存入到外部擴展的存儲器SRAM2，m2ma是存儲器2的地址線(xiàn)，它根據控制信號(tp1，tp2，cs2，swite)的控制作用連續增加；cm2d是存儲器2的數據線(xiàn)，將data數據存入，則cm2d為01010101，同時(shí)從存儲器1中讀出數據，轉換后送給red0、ged0、bed0，從而驗證驅動(dòng)電路的正確性。

經(jīng)硬件設計和軟件編碼與調試后，將ARM軟件源代碼通過(guò)ISP下載到ARM中的FLASH后復位運行，系統驗證了該設計的可靠性和正確性。

5 結論

本設計采用32位ARM嵌入式微處理器S3C4510B和32位FPGA掃描驅動(dòng)電路芯片PolarProQLlP300，選用IS61C1024靜態(tài)RAM作為緩存器，組成由多塊大屏幕LED顯示器構成的顯示系統，選用ARM+RAM+FPGA設計方案，從而解決了系統的運行速度、尋址能力和功耗等問(wèn)題，從而支持更大可視區域的穩定顯示，存儲更多的顯示內容。