基于DSP Builder的帶寬自適應全數字鎖相環(huán)的設計與實(shí)現

傳統的數字鎖相環(huán)設計在結構上希望通過(guò)采用具有低通特性的環(huán)路濾波，從而獲得穩定的振蕩控制數據。但是，在基于數字邏輯電路設計的數字鎖相環(huán)系統中，利用邏輯算法實(shí)現低通濾波是比較困難的。于是，出現了一些脈沖序列低通濾波計數電路，其中最為常見(jiàn)的是“N先于M”環(huán)路濾波器。這些電路通過(guò)對鑒相模塊產(chǎn)生的相位誤差脈沖進(jìn)行計數運算，獲得可控振蕩器模塊的振蕩控制參數。脈沖序列低通濾波計
數方法是一個(gè)比較復雜的非線(xiàn)性處理過(guò)程，難以進(jìn)行線(xiàn)性近似，所以無(wú)法采用系統傳遞函數分析方法確定鎖相環(huán)中的設計參數，以及進(jìn)一步分析鎖相性能。在設計方法上多采用VHDL語(yǔ)言或者Verilog HDL語(yǔ)言編程完成系統設計，并利用EDA軟件對系統進(jìn)行時(shí)序仿真，以驗證設計的正確性。該種設計方法就要求設計者對FPGA硬件有一定的了解，并且具有扎實(shí)的硬件描述語(yǔ)言編程基礎。

本文采用一種基于比例積分(PI)控制算法的環(huán)路濾波器應用于帶寬自適應的全數字鎖相環(huán)，建立了該鎖相環(huán)的數學(xué)模型，并分析該鎖相環(huán)的各項性能指標和設計參數之間的關(guān)系。利用DSP Builder直接對得到的鎖相環(huán)數學(xué)模型在Matlab／Simulink環(huán)境下進(jìn)行系統級的建模，并進(jìn)行計算機仿真，同時(shí)將建立的模型文件轉換成VHDL程序代碼，在QuartusⅡ軟件中進(jìn)行仿真驗證，并用FPGA予以實(shí)現。

1 帶寬自適應全數字鎖相環(huán)的理論分析
1．1 基于PI控制的模擬鎖相環(huán)的理論分析
鎖相回路是一個(gè)負反饋系統，主要由鑒相器(PD)、環(huán)路濾波器(LF)和壓控振蕩器(VCO)三個(gè)部分組成。鑒相器的作用是計算輸入信號和輸出信號的之間的相位誤差。環(huán)路濾波器的主要作用是抑制噪聲及高頻分量，并且控制著(zhù)環(huán)路相位校正的速度與精度。為了能夠提高鎖相系統的性能，本文采用基于PI控制算法的一階低通濾波器，即將鑒相模塊鑒別出的相位誤差大小乘以一定的比例系數而產(chǎn)生一個(gè)比例控制參數，同時(shí)對相位誤差大小進(jìn)行積分，并在積分系數的調節下產(chǎn)生一個(gè)積分控制參數，最終取比例和積分控制參數的和作為該環(huán)節的控制參數。壓控振蕩器的作用就是利用輸入的電壓值控制輸出信號的頻率。設壓控振蕩器的輸入信號為V0(t)，輸出信號的頻率為ω0+KV0(t)，則輸出信號的相位：

式中：，則壓控振蕩器的傳遞函數為：HVCO(s)=θf(s)／V0(t)=K／s，可以看出壓控振蕩器相當于一個(gè)固有積分環(huán)節。在該設計中取壓控振蕩器的增益K=1，則通過(guò)以上的分析可得基于PI控制算法的模擬鎖相環(huán)結構框圖如圖1所示。

由圖1可以得出，該鎖相回路的閉環(huán)傳遞函數為：

不難看出該系統是一個(gè)典型的二階系統，那么二階模擬鎖相環(huán)的閉環(huán)傳遞函數可表示為：

式中：Kp和Kl分別為比例系數和積分系數，取為系統的自然頻率；ζ為系統的阻尼系數。
1．2 帶寬自適應全數字鎖相環(huán)的理論分析
對上述模擬鎖相環(huán)的s域傳遞函數進(jìn)行離散化處理，采用脈沖響應不變法即可得到全數字鎖相環(huán)回路的閉環(huán)傳遞函數為：


于是可以得到基于參數K1和K2的全數字鎖相環(huán)的結構圖如圖2所示。