基于DSP Builder的帶寬自適應全數字鎖相環(huán)的設計與實(shí)現

分析式(5)中得到的兩個(gè)參數K1和K2，若式中c和ζ為常數，則參數K1和K2的變化只與輸入信號頻率ωref的變化有關(guān)，因此，得到的全數字鎖相環(huán)模型具有自適應的特性，這是傳統的全數字鎖相環(huán)不具有的新特點(diǎn)。

2 帶寬自適應全數字鎖相環(huán)的DSP Builder建模
2．1 DSP Builder介紹
由于FPGA廣泛應用，使得EDA軟件QuartusⅡ在很多領(lǐng)域中顯得尤為重要，目前全數字鎖相環(huán)的設計多是通過(guò)EDA技術(shù)完成，使用FPGA予以實(shí)現。這就需要設計者對FPGA硬件電路及硬件描述語(yǔ)言VHDL或者Verilog HDL非常熟悉；同時(shí)，由于在QuartusⅡ環(huán)境下使用硬件描述語(yǔ)言進(jìn)行編程設計系統模塊時(shí)相當繁瑣。而Matlab在搭建系統的數學(xué)模型方面功能強大，具有專(zhuān)門(mén)的建模仿真工具Simulink，可以進(jìn)行圖形化的建模仿真。但是Matlab本身不支持硬件電路，只能完成單純的數學(xué)模型的建模、仿真。如果把兩者的優(yōu)勢結合起來(lái)，使二者揚長(cháng)避短，則可以使復雜的電子系統的設計變得相當容易且直觀(guān)。
DSP Builder是Altera公司推出的一個(gè)面向DSP開(kāi)發(fā)的系統工具。它是作為Matlab的一個(gè)Simulink工具箱出現的，可以在atlab／Simulink環(huán)境下進(jìn)行圖形化建模仿真。DSP Builder中的模塊是以算法級的描述給出的，易于用戶(hù)從系統或者算法級進(jìn)行建模，甚至不需要十分了解FPGA本身和硬件描述語(yǔ)言。在DSPBuilder的模塊庫中還提供Matlab和QuartusⅡ的接口模塊Signal Compiler，利用該模塊可以方便地把在Ma-tlab／Simulink環(huán)境下建立的算法或者系統級模型轉化為FPGA可編譯的后綴為．vhd的VHDL語(yǔ)言程序。在QuartusⅡ中打開(kāi)工程文件，可以對生成的程序進(jìn)行編譯、時(shí)序仿真，完成后可以結合FPGA開(kāi)發(fā)板的引腳情況鎖定引腳，經(jīng)過(guò)編譯、適配后即可下載到FPGA開(kāi)發(fā)板上完成硬件測試和硬件實(shí)現。
2．2 帶寬自適應全數字鎖相環(huán)的DSP Builder建模
該設計方法就是在Matlab／Simulink環(huán)境下借助DSP Builder簡(jiǎn)單、方便快速地建立上述分析得到的全數字鎖相環(huán)的數學(xué)模型，各個(gè)模塊建模方框圖如圖3所示。按照以上各個(gè)模塊方框圖連接，構成整個(gè)系統模型，并加入系統時(shí)鐘Clock模塊和Signal Compiler模塊，即完成整個(gè)系統的。DSP Builder建模。其中輸入信號K1和K2是由式(5)計算得到，用6位無(wú)符號整數表示，K1和K2可以隨著(zhù)輸入信號Phi_ref頻率的變化而自適應的做出調整；Phi_ref和Phi_out分別為環(huán)路的輸入和輸出信號，都采用1位無(wú)符號的整數表示。

3 帶寬自適應全數字鎖相環(huán)的軟件仿真和FPGA實(shí)現
3．1 帶寬自適應全數字鎖相環(huán)的軟件仿真
在圖3建立的模型基礎上，該設計首先對帶寬自適應全數字鎖相環(huán)進(jìn)行了軟件仿真，主要包括Matlab／Simulink仿真和QuartusⅡ時(shí)序仿真。其中系統的各個(gè)參數為：阻尼系數ζ=O．707，系統時(shí)鐘周期Tclk=1／fs，采樣頻率fs=250 MHz。圖4為輸入信號Phi_ref取不同頻率時(shí)的Matlab／Simulink仿真波形。