CMOS圖像傳感器IBIS5-B-1300的驅動(dòng)時(shí)序設計
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2．1 現場(chǎng)可編程門(mén)陣列FPGA
隨著(zhù)集成電路的發(fā)展，大規?？删幊踢壿嬈骷V泛用于電路設計領(lǐng)域，它具有功耗低，可靠性高的特點(diǎn)，同時(shí)大大減小了電路板的尺寸。FPGA的內部結構決定了FPGA在時(shí)序設計方面的優(yōu)越性。該設計選用Xilinx公司的Spartan3系列FPGA芯片XC3$50作為硬件設計平臺。Spar-tan3基于VirtexⅡFPGA架構，采用90 nm技術(shù)，8層金屬工藝，內嵌硬核乘法器和數字時(shí)鐘管理模塊。從結構上看，它將邏輯、存儲器、數字運算、數字處理器、I／O以及系統管理資源完美地結合在一起，使之具有更高層次、更廣泛的應用。
2．2 控制時(shí)序的設計
該設計采用VHDL硬件描述語(yǔ)言，根據自頂向下的設計方法，將時(shí)序控制部分分為三個(gè)模塊：復位模塊、寄存器配置模塊和快門(mén)模塊。由于寄存器有兩種配置方式，快門(mén)模式也有兩種，因而后兩部分都可以再細分為兩個(gè)小模塊。三個(gè)大的模塊有嚴格的先后關(guān)系，必須在前一模塊已完成后，才可開(kāi)始后一模塊。圖4顯示模塊的劃分及其關(guān)系。本文引用地址：http://dyxdggzs.com/article/163108.htm
復位模塊是用來(lái)產(chǎn)生圖像傳感器所需的SYS_RE_SET信號，使傳感器正常復位，內部寄存器清零，為寄存器的配置做好準備。
寄存器配置模塊是用來(lái)配置圖像傳感器內部的12個(gè)寄存器，提供傳感器工作所需的參數和方式。其中，參數有積分時(shí)間、積分方式(單斜率或多斜率)、X序列發(fā)生器的時(shí)鐘間隔、SS序列發(fā)生器的時(shí)鐘間隔、亞采樣方式、開(kāi)窗位置及大小等。
快門(mén)模塊用于產(chǎn)生傳感器工作所需的一些控制信號，針對快門(mén)方式的不同給出所需的時(shí)序控制信號。在同步快門(mén)的設計中，該設計采用單斜率積分，在此設計基礎上多斜率積分容易實(shí)現。
該設計采用VHDL對各模塊時(shí)序進(jìn)行編程。其中，快門(mén)模塊使用狀態(tài)機來(lái)實(shí)現各狀態(tài)之間的轉換(圖5顯示了卷簾模塊的狀態(tài)轉移圖，圖6顯示了同步快門(mén)的狀態(tài)轉移圖)。全局時(shí)鐘和ADC時(shí)鐘采用DCM即數字時(shí)鐘管理單元來(lái)實(shí)現。
3 實(shí)驗結果
3．1 仿真結果
時(shí)序控制電路設計完畢后，需要對各部分進(jìn)行功能仿真、邏輯綜合以及綜合后仿真，最后對整個(gè)系統進(jìn)行綜合、布局布線(xiàn)，完成時(shí)序仿真。對各模塊編程并仿真通過(guò)后，將各模塊加載到主函數top中，采用并行的寄存器配置方式，對卷簾和同步兩種快門(mén)方式進(jìn)行仿真，在Modelsim中的仿真結果如圖7，圖8所示。
3．2 成像結果
將此驅動(dòng)時(shí)序應用于相機系統，在全幀輸出模式(1 280×1 024)下，對鑒別率靶和靜物進(jìn)行拍攝，實(shí)驗結果如圖9，圖10所示。由所拍攝結果可以看出，圖像清晰穩定，無(wú)明顯變形，CMOS圖像傳感器滿(mǎn)足了成像的需求。
4 結語(yǔ)
圖像傳感器驅動(dòng)時(shí)序的正確與否對其能否正常工作起著(zhù)決定性的作用。本文在分析CMOS圖像傳感器IBIS5-B-1300工作時(shí)序的基礎上，設計了兩種寄存器配置方案和兩種快門(mén)方式，并用FPGA內嵌的數字時(shí)鐘管理單元(DCM)完成了系統時(shí)鐘和ACD時(shí)鐘的設計。實(shí)驗結果表明，所設計的驅動(dòng)時(shí)序可以滿(mǎn)足該圖像傳感器的驅動(dòng)要求。
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