解讀高速數/模轉換器(DAC)的建立和保持時(shí)間

摘要：本應用筆記定義了高速數/模轉換器(DAC)的建立和保持時(shí)間，并給出了相應的圖例。高速DAC的這兩個(gè)參數通常定義為“正、負”值，了解它們與數據瞬態(tài)特性之間的關(guān)系是一個(gè)難點(diǎn)，為了解決這些難題，本文提供了一些圖例。

介紹

為了達到高速數/模轉換器(DAC)的最佳性能，需要嚴格滿(mǎn)足數字信號的時(shí)序要求。隨著(zhù)時(shí)鐘頻率的提高，數字接口的建立和保持時(shí)間成為系統設計人員需要重點(diǎn)關(guān)注的參數。本應用筆記對建立和保持時(shí)間進(jìn)行詳盡說(shuō)明，因為這些參數與Maxim的高性能數據轉換方案密切相關(guān)。

定義建立和保持時(shí)間

建立時(shí)間(tS)是相對于DAC時(shí)鐘跳變，數據必須達到有效的邏輯電平的時(shí)間。保持時(shí)間(tH)則定義了器件捕獲/采樣數據后允許數據發(fā)生變化的時(shí)間。圖1給出了相對于時(shí)鐘上升沿的建立和保持時(shí)間。特定器件的時(shí)鐘信號有效邊沿可能是上升/下降沿，或由用戶(hù)選擇，例如MAX5895 16位、500Msps、插值和調制雙通道DAC，CMOS輸入。


圖1. 相對于時(shí)鐘信號上升沿的建立和保持時(shí)間

采用CMOS技術(shù)設計的數字電路通常將電源擺幅的中間值作為切換點(diǎn)。因此，時(shí)間參考點(diǎn)定在信號邊沿的中點(diǎn)。圖1波形標明了器件在典型條件下的建立和保持時(shí)間。注意此時(shí)定義的這兩個(gè)參數均為正值，但在建立或保持時(shí)間出現負值時(shí)將會(huì )令人迷惑不解。

MAX5891 600Msps、16位DAC為這一中間值狀態(tài)提供了很好的學(xué)習實(shí)例。該器件的建立時(shí)間為-1.5ns，而保持時(shí)間為2.6ns。圖2給出MAX5891的最小建立時(shí)間。注意，實(shí)際應用中，數據通常在采樣時(shí)鐘跳變后發(fā)生變化。圖3給出了相同器件的最小保持時(shí)間。


圖2. MAX5891的最小建立時(shí)間


圖3. MAX5891的最小保持時(shí)間

為滿(mǎn)足這些是需要求，用戶(hù)需要分析數據源的傳輸延遲和抖動(dòng)。傳輸延遲決定了時(shí)鐘的標稱(chēng)定時(shí)要求，而抖動(dòng)指標則決定了所允許的容限。為了解釋這一關(guān)系，我們以具有1.5ns傳輸延遲的邏輯門(mén)電路為例。如果在邏輯門(mén)電路作用相同的時(shí)鐘信號，MAX5891將剛好滿(mǎn)足如圖2所示的建立時(shí)間。這種情況下，對于溫度漂移、時(shí)鐘或數據抖動(dòng)以及器件之間存在的差異都不具備任何設計裕量。

可以采用兩種方法對建立和保持時(shí)間進(jìn)行優(yōu)化，包括增加時(shí)鐘延遲、保持一致的引線(xiàn)長(cháng)度等。在數據源和DAC之間增加時(shí)鐘延遲有助于解決上述例子中的傳輸延遲問(wèn)題。保持一致的數據源與DAC輸入引腳之間的引線(xiàn)長(cháng)度可以確保抖動(dòng)、漂移不會(huì )使某一位進(jìn)入下一個(gè)時(shí)鐘周期。需要注意的是，我們現在處理的是包含多條數據線(xiàn)的高速數據總線(xiàn)，任何時(shí)刻所有位都必須滿(mǎn)足時(shí)序要求。

結論

處理高頻數據的定時(shí)面臨諸多挑戰，解決這些難題需要設計人員或系統設計工程師充分理解具體信號鏈路中所有器件的規格。如果鏈路中任一器件的規格要求得不到滿(mǎn)足，系統性能將會(huì )降低。性能的降低表現為DAC輸出精度的下降或限制時(shí)鐘頻率。