基于VXI總線(xiàn)的四通道智能化任意波發(fā)生器的研制

摘要：介紹了一種基于VXI總線(xiàn)的四通道智能化任意波發(fā)生器及波形調制模塊。本模塊采用DSP+FPGA實(shí)現智能控制，應用先進(jìn)的DDS（直接數字頻率合成器）技術(shù)產(chǎn)生任意波，輸出波形可加載波進(jìn)行調制；本模塊具有四個(gè)獨立的通道，相互之間進(jìn)行電氣隔離，可輸出幅度連續可調的電壓和電流信號。

VXI總線(xiàn)是VMEbus extensions for Instrumentation的縮寫(xiě)。VXI主機箱有13個(gè)插槽，其中，零槽控制器為系統的管理者。VXI模塊根據其本身的性質(zhì)、特點(diǎn)和所支持的通信規程可以分為寄存器基、消息基、存儲器和擴展模塊四種類(lèi)型。每個(gè)模塊的地址空間有A16、A16/A24和A16/A32三種類(lèi)型。

本文介紹利用DDS（直接數字頻率合成器）技術(shù)實(shí)現具有任意波發(fā)生以及調幅功能的模塊。與傳統的頻率合成技術(shù)相比，DDS技術(shù)具有很多優(yōu)點(diǎn)：頻率切換時(shí)間短、工作頻率范圍寬、頻率分辨率高、相位變化連續和容易對輸出信號實(shí)現調制等。一些公司先后推出了各種各樣的DDS專(zhuān)用芯片，這些DDS專(zhuān)用芯片為電路設計提供了很大方便，但是并不能滿(mǎn)足所有要求。例如，在實(shí)現調頻及調幅等復雜功能時(shí)，利用現有的DDS專(zhuān)用芯片就會(huì )很不方便。利用可編程邏輯器件（CPLD）或現場(chǎng)可編程門(mén)陣列（FPGA）實(shí)現DDS具有很大的靈活性，能夠很好地滿(mǎn)足電路設計要求。

1 DDS基本原理

DDS在基本原理框圖如圖1所示。它主要由標準參考頻率源、相位累加器、波形存儲器、數/模轉換器、低通平滑濾波器等構成。其中，參考頻率源一般是一個(gè)高穩定度的晶體振蕩器，其輸出信號用于DDS中各部件同步工作。DDS的實(shí)質(zhì)是對相位進(jìn)行可控等間隔的采樣。

相位累加器的結構如圖2所示。它是實(shí)現DDS的核心，由一個(gè)N位字長(cháng)的加法器和一個(gè)由固定時(shí)鐘脈沖取樣的N位相位寄存器組成。將相位寄存器的輸出和外部輸入的頻率控制字K作為加法器的輸入，在時(shí)鐘脈沖到達時(shí)，相位寄存器對上一個(gè)時(shí)鐘周期內相位加法器的值與頻率控制字K之和進(jìn)行采樣，作為相位累加器在此刻時(shí)鐘的輸出。相位累加器輸出的高M(jìn)位作為波形存儲器查詢(xún)表的地址，從波形存儲器中讀出相應的幅度值送到數/模轉換器。

當DDS正常工作時(shí)，在標準參考頻率源的控制下，相位累加器不斷進(jìn)行相位線(xiàn)性累加（每次累加值為頻率控制字K），當相位累加器積滿(mǎn)時(shí)就會(huì )產(chǎn)生一次溢出，從而完成一個(gè)周期性的動(dòng)作，這個(gè)周期就是DDS合成信號的頻率周期。輸出信號波形的頻率為：

顯而易見(jiàn)，當K=1時(shí)輸出最小頻率，即頻率分辨率為fmin=fc/2N。式中，fout為輸出信號頻率；K為頻率控制字；N為相位累加器字長(cháng)；fc為標準參考頻率源工作頻率。

2 波形發(fā)生器模塊的實(shí)現

2.1 硬件部分

波形發(fā)生器模塊結構框圖如圖3所示。

硬件主要可分為總線(xiàn)接口、DSP及邏輯控制電路、四通道DDS波形發(fā)生及調制電路、信號調理和輸出接口等幾部分。其中，零槽控制器與DSP之間用雙口RAM作為通訊中介，雙口RAM采用IDT709289L，其容量為64K×16Bit。

根據零槽控制器和模塊交換信息的特點(diǎn)，本模塊采用寄存器基的A16/A24的操作模式，數據為16Bit。在A(yíng)16的尋址方式下，每個(gè)模塊都具有一組配置寄存器，系統可以通過(guò)訪(fǎng)問(wèn)這些寄存器來(lái)獲得器件的種類(lèi)、型號、生產(chǎn)廠(chǎng)家、地址空間及存儲器需求等。在A(yíng)24模式下，零槽控制器可為一個(gè)模塊配置的存儲空間，最大為256n×2 23-m，其中，n在A(yíng)32模式下為1，在A(yíng)24模式下為0，m為器件型號寄存器高四位所定義的數值。在本模塊中，m取值為6，存儲器地址空間為128Kbyte?？偩€(xiàn)接口采用ALTERA公司的EPM3256A實(shí)現。板內接口邏輯和所有控制邏輯均采用Verilog硬件描述語(yǔ)言完成。

接口電路中的雙口RAM用作命令、參數和數據傳輸，分為命令參數區和數據區。雙口RAM被均分為16頁(yè)，每頁(yè)為4K×16Bit，前15頁(yè)作為自定義的波形傳輸區，第16頁(yè)為命令參數區。雙口RAM的采用使模塊的設計相對于VXI系統而言具有很大的獨立性，從而使波形發(fā)生電路能夠方便地移植到其它總線(xiàn)上。

板內主控CPU芯片選用了TI公司的TMS320F206。它主要起智能控制作用，接收通過(guò)VXI總線(xiàn)發(fā)來(lái)的各種命令，然后分析命令，執行命令，協(xié)調模塊各部分的工作。與非智能模塊相比，本模塊具有明顯的優(yōu)越性。除了自定義波形以外，零槽控制器只需向模塊發(fā)簡(jiǎn)單的命令和參數，DSP就能完成所有的功能。這樣就大大減少了上位機和控制器的時(shí)間開(kāi)銷(xiāo)，使它們有更多的時(shí)間處理其它事件，有利于保證整個(gè)VXI系統可靠、協(xié)調地工作。

DSP外擴數據存儲器包括一片IDT709289L和四片IDT7025S，IDT9289L的每一頁(yè)映射到DSP數據區0x7000～0x7FFF，用于接口電路，頁(yè)面的切換用DSP的I/O譯碼控制。4個(gè)IDT7025S均映射到DSP數據區0x8000～0x9FFF，分別用作四路DDS的波形存儲器，4個(gè)IDT7025S的片選由DSP進(jìn)行控制。DSP相關(guān)的譯碼及控制電路用一片EP1K10來(lái)實(shí)現。

圖3

單個(gè)通道DDS波形發(fā)生及輸出部分功能框圖如圖4所示。 （2）用作函數發(fā)生器，第一級DAC參考電壓源接內部基，第二級DAC參考電壓源接第一級DAC電壓輸出，波形存儲器存放不同函數波形數據可輸出不同的函數波形。此時(shí)，第一級DAC輸出電壓為：V1out=Vref×(Din1-2048)/2 12，其中，Vlout為第一級DAC雙向輸出電壓，Vref為DAC參考電壓源，Dinl為第一級DAC輸入數據。在這里Vref為常值2V，式中只有Dinl為變量，Din1對應波形存儲器中4096個(gè)波形幅值數據（一個(gè)周期）。當波形數據以500kHz的速率依次裝載到DAC時(shí)，由公式（1）得DAC輸出波形的頻率為：fout=K×(10 6/2 33)。第二級DAC輸出電壓為：V2out=Vlout×(Din2-2048)/2 12，其中，V2out為第二級DAC輸出電壓，Din2為第二級DAC輸入數據。