Virtex-5FPGA設計Gbps無(wú)線(xiàn)通信基站

　　3.2.2 多時(shí)鐘與亞穩態(tài)的解決

　　在通常的UART設計中，由于CPU時(shí)鐘與UART的數據接收、發(fā)送時(shí)鐘是處在不同的時(shí)鐘域，時(shí)鐘頻率和相位上存在差異，導致時(shí)序不能滿(mǎn)足建立時(shí)間和保持時(shí)間的要求，即數據的輸出處于不確定狀態(tài)，從而出現時(shí)序違反(slack0)和亞穩態(tài)。本文通過(guò)采用同步電路設計，有效地解決時(shí)序和亞穩態(tài)的問(wèn)題[6][7]。

　　3.2.3 UART 核的綜合與優(yōu)化

　　通過(guò)對RTL級進(jìn)行優(yōu)化，再仿真驗證正確后，可以對UART核進(jìn)行綜合優(yōu)化。本文采用SYNOPSYS軟件的design compile進(jìn)行綜合優(yōu)化，利用tcl（tool command language）語(yǔ)言編寫(xiě)綜合優(yōu)化的腳本。采用0.35um的工藝，將時(shí)鐘周期設置為5ns,在滿(mǎn)足時(shí)序(slack>0)的基礎上經(jīng)過(guò)綜合優(yōu)化，生成的時(shí)序、功耗、面積等參數如表1所示，優(yōu)化后的功耗和面積滿(mǎn)足了ASIC/SoC的要求。

表1 接收/發(fā)送模塊綜合得出的功耗、面積、時(shí)序等參數

4 結束語(yǔ)

　　本文利用SYNOPSYS軟件設計IP核，更適合用于A(yíng)SIC/SoC設計，而采用傳統的EDA軟件實(shí)現的則適合用在FPGA上，不適合用來(lái)做掩膜生成ASIC/SoC。本UART核的邏輯設計采用VerilogHDL語(yǔ)言，用狀態(tài)機和移位寄存器設計使整個(gè)設計的時(shí)序清晰，同時(shí)減少了接收模塊停止位的判斷，通過(guò)對RTL級優(yōu)化避免了毛刺、亞穩態(tài)、多時(shí)鐘等問(wèn)題，仿真和驗證采用的是SYNOPSYS軟件的VCS，通過(guò)對時(shí)序、功耗、面積的綜合考慮，最后通過(guò)SYNOPSYS軟件的design compile 綜合優(yōu)化完成的IP 核可成功應用到ASIC/SoC 設計上。

　　本文作者創(chuàng )新點(diǎn)是利用SYNOPSYS軟件設計IP核，適合直接應用到ASIC/SoC設計中，并對RTL級做了優(yōu)化，消除了在UART設計中碰到毛刺、亞穩態(tài)、多時(shí)鐘等問(wèn)題；通過(guò)測試平臺（testbench）來(lái)仿真和驗證，RTL 代碼精簡(jiǎn)，時(shí)序、面積和功耗都做了優(yōu)化，達到了IP核的要求。