基于CPCI總線(xiàn)和TS201的通用雷達信號處理板設計
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2．3 PCI9656與CPCI總線(xiàn)連接設計
設計中信號處理板是6U規格，可與J1至J5五個(gè)連接頭相連。J1是32位PCI總線(xiàn)，J2用于64位PCI總線(xiàn)或用戶(hù)自定義I／O口；J3，J4和J5是用戶(hù)自定義I／O口。為了保證信號處理板的通用性和可擴展性，J1與J2連接頭作為64位數據寬度的CPCI總線(xiàn)。PCI9656一端與FPGAl相連另一端分別與兒和J2連接頭相連。需要注意的是PCI9656與CPCI連接的引腳必須插入10 Ω的匹配電阻，以降低對背板的干擾。
2．4 Rocket_IO與DSP的連接設計
信號處理板通過(guò)全雙工Rocket_IO口接收板外的采集數據，數據吞吐率可達1．25 Gb／s。FPGA2實(shí)現Rocket_IO與DSP的LinkPort之間的接口轉換，其一端連接4路Rocket_IO口相連另一端連接每片DSP的1路LinkPort，即4路鏈路口。
DSP的每路鏈路口數據吞吐率可達，1 GB／s。FPGA2對．Rocket_IO口送入的數據整理后，利用鏈路口傳輸給相應的DSP。任意一路LinkPort能與任意一路的Rocket_IO口通信，當多路LinkPort爭用一路Rocket_IO口或多路Rocket_IO口爭用一路LinkPort時(shí)，FPGA2內的總線(xiàn)開(kāi)關(guān)模塊實(shí)現它們之間的仲裁。設計中信號處理板可以選用任意用戶(hù)自定義IO口作為Rocket_IO通道。本文引用地址：http://dyxdggzs.com/article/158083.htm
3 PCI9656與DSP的接口設計
PCI9656的局部端采用C模式，32位數據和32位地址線(xiàn)。PCI9656配置為直接從模式，即只有主機可以通過(guò)PCI9656申請局部端總線(xiàn)控制權訪(fǎng)問(wèn)DSP。4片DSP與FPGAl連接方式相同，這里只給出1片DSP與PCI9656之間的接1：3邏輯轉換。DSP和PCI9656的連接如圖2所示。
PCI9656對DSP的訪(fǎng)問(wèn)通過(guò)FPGAl間接實(shí)現，FPGAl內設計有實(shí)現邏輯轉換的主機接口模塊、用于數據緩存的雙口RAM模塊和DSP開(kāi)關(guān)選擇模塊。
3．1 PCI9656讀DSP
(1)PCI9656使LHOLD變高申請局部總線(xiàn)控制權；FPGA檢測到后，立即使LHOLDA變高，告知PCI9656局部總線(xiàn)申請成功。PCI9656使ADS和一LW／R變低，然后發(fā)送主機地址；FPGAl依據高位地址譯碼生成DSP片選信號，根據LW／R將主機接口配置為讀方式，同時(shí)使PCI9656的READY信號無(wú)效。
(2)FPGAl向相應的DSP發(fā)HBR和RD申請總線(xiàn)控制權并請求讀數據；DSP檢測到HBR后返回HBG和ACK。FPGAl檢測ACK到信號后，接收數據并緩存至雙口RAM。當數據傳輸完畢時(shí)DSP使RD和ACK無(wú)效，撤銷(xiāo)HBG，FPGAl接著(zhù)撤銷(xiāo)HBR。
(3)FPGAl使READY有效，PCI9656檢測到該信號后，開(kāi)始讀取雙口RAM中的數據。數據傳輸完畢后FPGAl使READY無(wú)效并收回LHOLDA，PCI9656接著(zhù)撤消LHOLD，此次讀操作結束。
3．2 PCI9656寫(xiě)DSP
(1)PCI9656使LHOLD變高申請局部總線(xiàn)控制權；FPGA檢測到后，立即回應使LHOLDA變高告知PCI9656局部總線(xiàn)申請成功。PCI9656使ADS變低、LW／R變高，然后發(fā)送主機地址；FPGAl根據高位地址譯碼生成DSP片選信號，根據LW/R將主機接口配置為寫(xiě)方式，同時(shí)使能PCI9656的READY。
(2)PCI9656檢測到READY后，將數據寫(xiě)入雙口RAM。數據傳輸完畢后PCI9656使READY無(wú)效，收回LHOLD；FPGAl接著(zhù)撤消LHOLDA。
(3)FPGAl向相應的DSP發(fā)出HBR和WRL申請總線(xiàn)控制權并請求對DSP寫(xiě)數據操作，DSP檢測到信號返回HBG和ACK。FPGAl檢測到ACK信號后，開(kāi)始將雙口RAM中的數據發(fā)送給DSP。數據傳輸完畢后FPGA使WRL無(wú)效，撤銷(xiāo)HBR；DSP接著(zhù)撤銷(xiāo)HBG和ACK。此次寫(xiě)操作完成。
4 結 語(yǔ)
提出的基于CPCI總線(xiàn)的高速通用雷達信號處理板設計，繼承了CPCI總線(xiàn)可靠、可擴展、通用性強的特點(diǎn)。PCI9656橋芯片和FPGAl邏輯轉換芯片實(shí)現板外主機對DSP的訪(fǎng)問(wèn)。通過(guò)FPGA2將Rocket_IO口與DSP的LinkPort口互聯(lián)實(shí)現數據的高速傳輸。
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